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RSS订阅原创 FPGA结构：DRAM（分布式随机存取存储器）和 CLB（可编程逻辑功能块）介绍
这里补充说明一下超前进位加法器的概念，对于上文的进位逻辑，由于每一级都需要等到上一级输出结果再开始计算，因此级数很高时会出现组合逻辑延时过长的情况。为了解决该问题，有人提出了超前进位加法器的概念，超前进位加法器能够并行计算每一个进位的电路，但其能够进行计算的位宽也固定。从最下面的进位逻辑开始，每个进位逻辑都会把它的高位输出（进位）传给上一级，并把它的低位传给右边的电路。其中，A[5:0]可以用于两个RAM的同步写，DRPA[5:0]仅可以用于下面RAM的异步读，同步读可以通过配置FF的方式实现。
2023-10-29 03:52:38
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原创 vitis-hls指令优化小结
上面的代码使用了array_reshape指令提高了一个时钟周期内可以读取的数组元素个数，当然使用array_partition也是可以的，它们支持相同的操作，可以循环和阻塞分块或者根据多维度的数据进行不同维度的分块。在使用array_reshape的时候，所有的元素在变换后的数组中共用同一个地址，而array_partition变换后数组中地址是不相关的。使用unroll指令部分展开循环，不用保证循环边界已知，但如果要完全展开循环，在编译时循环边界必须已知，因为编译器需要知道它创建副本的数量。
2023-09-21 20:39:00
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原创 Midjourney使用手册
本文来自知识星球：斯内克啦啦的投稿最近对AI绘画产生些兴趣，自己学习尝试了几天，下面介绍一下Midjourney的使用方法吧。
2023-09-10 00:16:05
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原创 FPGA结构：LUT（查找表）和 MUX（多路选择器）介绍
FPGA 系列文章一、LUT（查找表）是什么二、MUX（多路选择器）是什么三、有关LUT和MUX的一些逻辑电路6-LUTMUX16:1专用进位逻辑参考文档。
2023-09-04 00:19:06
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原创 FPGA结构：LATCH（锁存器）和 FF（触发器）介绍
时钟上升沿信号到来时，J=1，K=0，这时候S和R的值分别为Q和1，JK触发器会将这一时刻的输出A置为1。当CLK处于上升沿（0->1）时，由于非门的延迟，会有一瞬间出现CLK变为1的情况，这时候读取数据，剩下的时候CLK均为0。第四种情况，CLK处于下降沿（1->0）到达的瞬间，由于电路内部的延迟，这时候FF2会先取下降沿到达之前瞬间Q1的状态，之后将该状态保存。第二种情况，CLK处于上升沿（0->1）到达的瞬间，由于电路内部的延迟，这时候FF1会先取上升沿到达之前瞬间D的状态，之后将该状态保存。
2023-09-03 19:26:10
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空空如也
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