QAWRA-CSDN博客

转载边沿检测&门控时钟

边沿检测输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下：基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器的输入端，因为D触发器之间有一个时钟的时间延迟，因此取两个D触发器之间的信号（命名为dly1）和后一个D触发器的输出（命名为dly2），如果时钟是上升的，那么第一个D触发器输出（即dly1）

2017-06-15 23:30:14 1211

原创门控时钟

ASIC中使用门控时钟来降低功耗，避免不必要的时钟翻转。但是FPGA存在专用时钟网络，低功耗也不是必须，门控时钟也会导致毛刺等现象。使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换取时钟同步：当gated clock之后的触发器太多时，synplify不可能完全同步gated clock。fixed的结果可以在log中查到。

2017-06-15 17:55:03 1973

原创 GPIO

拥有APB接口的GPIO模块module gio(input wire PCLK,input wire PRESETn,input wire PSEL,input wire[11:0] PADDR,input wire PENABLE,input wire PWRITE,input wire[31:0] PWDATA,output wire [31:0] PRDATA,input

2017-06-15 10:27:22 947

原创定点乘法技术

简单的并行乘法一个黑点表示一个bit位，一行黑点表示一个部分积。无符号数不考虑符号扩展。可见，部分积压缩将产生多级延迟。Booth算法Booth算法对乘数进行编码，以其到达减少部分积深度的目的。基2Booth算法（修改：N=>N-1）有无符号形成统一，但逻辑深度并未减少。基4Booth算法有符号数乘法时：无符号数乘法可视为首位为0的有符号数处理，有无符号完成统一。上式中A为偶数项。若

2017-05-24 19:00:23 2097

原创定点加法技术

基本加法电路1.Half-Adder半加器(HA)，又称(2,2)计数器。 2.Full-Adder全加器(FA)，又称(3,2)计数器。 3.(m，k)计数器又称单bit加法器，所有输入同权。当k=2 时，又称之为(m，2)压缩器。 4.计数器构造相等硬件消耗下，好的构造有更低的进位传播延迟，计算速度更快。下图，线性进位传播有4 级，树形仅为3 级。常用加法电路相比单bit加法，

2017-05-24 16:50:23 3490

原创 IEEE-754标准

历史 IEEE-754标准的主要起草者是来自UCB的数学教授William Kahan.。他帮助Intel设计完成了8087浮点运算单元(FPU)。由于设计的浮点标准是如此的出色，使得IEEE将此标准作为IEEE浮点格式的基础。为了浮点数据处理对于硬件、软件或者两者的结合都能产生独立的结果，不受平台的影响，IEEE为执行浮点运算提供了一个统一标准，其规定了浮点数的表示格式、操作方式、舍入

2017-05-24 11:22:30 10139

翻译计算机体系结构-摘要

历史起源记忆：普林斯顿共享，哈佛分开（道生一，一生二）简单RISC标准五级流水 IF ID EX MEM WB流水线相关、阻塞数据相关：使用同一个寄存器引起的相关前递技术（RAW）静态调度（编译时）控制相关：与PC有关的相关结构相关：资源冲突，多条指令同时使用一个功能部件动态调度译码阶段分为：发射：指令译码，检查结构相关，有序发射引入保留站 =寄存器

2017-05-23 18:25:13 552

原创分频电路-verilog

1. 2分频module div_2(clk,rst,out);input clk,rst;output out;reg q;always@(posedge clk or negedge rst) if(!rst) q<=1'b0; else q<=~q;assign out=q;endmodule2. 偶数分频module div_8 (c

2017-05-20 17:05:59 3757

原创两种状态机

状态机分为moore型和mealy型两种。差别在于前者的输出单纯由寄存的状态决定，后者的输出由输入和状态输出同时决定。1.Moore 型output=f(state)output=f(state) nextstate=f(input,state) nextstate=f(input,state) 图片截取网络2.Mealy 型output=f(input,state)output=f

2017-05-17 16:49:42 6715

原创 Verilog与VHDL的一些比较

1.列表 verilog VHDL `include LIBRARY IEEE module ENTITY architecture process always wire/reg signal assign <= =阻塞-组合逻辑 <=非阻塞-时序逻辑 clk’event and clk= ‘1’ posedge

2017-05-16 21:55:02 3094

原创 16-17年度工作总结

一年工作总结方向：FPGA原型验证内容：synplify、vivado、DS5语言：verilog、C、VHDL、shell相关：AMBA、SOC、ARM、FPGA业余：python1. FPGA原型验证将RTL的FPGA分支综合实现下载至FPGA，通过JTAG端口连接，使用DS5搭建工程，编写C用例来测试验证系统的部分功能。替换RTL中相应的FPGA分支，比如可类推RAM、门控时

2017-05-16 14:58:15 811