wangshixin1016的博客

当处理两个不同时钟域的信号时，我都会按部就班的将信号进行同步处理，即经过两级DFF，或者使用异步FIFO处理，但一直没有深究亚稳态到底是如何影响系统的。下面记录几个思考后的理解。 1、亚稳态的产生多数是因为输入信号不满足建立时间，导致DFF输出出现较长时间的震荡，当震荡完成时无法确定最终的稳定值。 疑问：既然无法确定稳定值，那么亚稳态的问题就无法根除，为何使用2级DFF可以极大减少亚稳态的影响呢？ 2、亚稳态的主要影响，其实不在于其值...

Verilog中的有符号计数，一般是自己定义的而不是像C语言之类的定义一个有符号变量就好了。所以，要想在FPGA的世界里随心所欲的进行有符号运算，必须先对补码有一个很好的认知，然后再注意Verilog中编程的几个特性，两者缺一不可。　　对补码初步的认识：　　1、正数的补码与源码相同，即正数的补码是其本身。　　2、负数的补码，是对其源码（除符号位）取反再加一，于是得到其补码。　　3、对负数的补码（除符号位）取反再加一，于是得到其源码。　　4、正数的补码被定义为其本身，所以不需以上操作。（其