verilog2001标准接口定义
verilog2001标准的接口定义:module sync_fifo #(
parameter DEPTH = 32,
parameter DATA_W = 32
) (
input wire clk ,
input wire rst_n ,
input wire wreq ,
input wire [DATA_W-1:0] wdata ,
output wire full_flg
原创
2017-11-03 11:28:15 ·
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