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补码加法器学生实验把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，观察输出结果在什么时候是正确的？。 把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比，你有什么结论，为什么？1，代码如下2，RTL图3，仿真图...
2018-11-14 22:40:08
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原创 EDA实验
学生实验设计一个如本节“电路描述”部分的“带加载使能和移位使能的并入串出”的移位寄存器，电路的RTL结构图如“电路描述”部分的RTL结构图所示。1，代码如下2，RTL图3，仿真图...
2018-11-14 18:05:43
743
原创 EDA实验
学生实验设计一个用于识别2进制序列“1011”的状态机基本要求：电路每个时钟周期输入1比特数据，当捕获到1011的时钟周期，电路输出1，否则输出0使用序列101011010作为输出的测试序列扩展要求：给你的电路添加输入使能端口，只有输入使能EN为1的时钟周期，才从输入的数据端口向内部获取1比特序列数据。1，编写代码如下2，RTL图3，仿真图...
2018-11-14 17:51:55
1003
原创 EDA
学生实验请完成以下设计实验，编译电路并且进行波形仿真。设计一个最简单的计数器，只有一个CLK输入和一个OVerflow输出，当计数到最大值的时钟周期CLK输出1设计复杂的计数器，和本例相似，带有多种信号，其中同步清零CLR的优先级最高，使能EN次之，LOAD最低。1,简单的计数器代码2，简单计数器RTL图3，简单计算器仿真图4，复杂计数器的代码5，仿真图...
2018-11-14 17:40:50
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原创 EDA实验
学生实验改变乘法器的输入位宽为8比特，编译，波形仿真，观察信号毛刺的时间长度。选一款没有硬件乘法器的FPGA芯片（例如Cyclone EP1C6）对比8比特的乘法器和加法器两者编译之后的资源开销(Logic Cell的数目）编写一个输入和输出都有D触发器的流水线乘法器代码，编译后波形仿真，观察组合逻辑延迟和毛刺的时间，和不带流水线的情况下对比。1，8位输入的乘法器代码如下2，仿真图如下...
2018-11-14 00:25:46
839
原创 EDA
学生实验不改变流水线的级数，把加法器的输入信号改成8比特位宽，编译，波形仿真，和不带流水线的情况对比一下，你有什么结论？ 在8比特输入位宽的情况下，在输入上再添加一级流水线，观察编译和仿真的结果，你有什么结论？1，代码如下RTL图如下仿真图如下...
2018-11-13 23:52:38
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原创 EDA实验二
学生实验一，实验内容1，把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，说出输出和输入的对应关系。2，把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比。代码如下RTL图如下仿真图如下8比特位宽输出代码如下RTL如下图仿真如下...
2018-11-13 23:36:44
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1原创 EDA第二次实验
编写一个4X4路交叉开关的RTL，然后编译，看RTL View 比较2x2与4x4之间消耗资源的区别。通过对比资源，你有什么结论？代码如下RTL图如下仿真
2018-11-13 16:26:16
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原创 EDA实验一2B（3）
实验2B ： 设计M=20的计数器用161计数器芯片，设计一个M=20的计数器， 可以用多片上电后，对CLK信号，从0顺序计数到19，然后回绕到0当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0用波形仿真观察电路结果...
2018-11-12 13:20:07
228
原创 EDA实验一（2）
实验2A ： 设计M=12的计数器用161计数器芯片，设计一个M=12的计数器上电后，对CLK信号，从0顺序计数到11，然后回绕到0当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0用波形仿真观察电路结果...
2018-11-12 00:06:57
541
空空如也
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