WATER_X的博客

2.对约束文件和顶层文件进行修改 eg：sw_n、ledb 修改。6.bulid 生成elf文件后debug调试。4.打开vitis先导入xsa在建立空的项目。5.将原来的vitis的c、h文件粘贴入。3.生成bit流文件导出xsa。1.vivado换成7020。涉及到多个软件的记录过程。

寻找一个项目的bug问题对信号模块在时序上进行检查，一般的逻辑是先看tb信号，tb中有top项目的出入信号，然后对自顶向下进行信号检查，完成项目调试。对于always块中else中分支的条件的逻辑如果从上到下冲突了，优先满足上的else if条件，然后跳出always循环？

打开project文件夹下default:\project\project.sim\sim_1\behav\modelsim中。然后每次修改执行以上1和2命令，就可以重复修改源码然后直接在modelsim中仿真调试波形。然后在修改完源文件后，在modelsim脚本下方的transcript 指令窗口输入。1.输入tb_后下方自动识别脚本中选取project_compile.do的命令执行。2.输入do和空格下方自动识别脚本中选取 project_simulate.do执行。

日常学习vitis的报错记录