第1单元 数字逻辑基础 (1)
第1讲 数制随堂测验
1、
2、
3、
第2讲 码制随堂测验
1、在2421BCD中，1100对应的十进制数是6。( )
2、
3、
第3讲 逻辑运算随堂测验
1、
A、或非门
B、或门
C、与非门
D、与门
2、
A、
B、
C、
D、
3、
4、
第4讲 逻辑代数的基本定律和规则随堂测验
1、
A、
B、
C、
D、
2、
3、
4、
第1单元测验
1、
A、-6
B、+6
C、-10
D、+10
2、
A、或非门
B、或门
C、与非门
D、与门
3、
A、
B、
C、
D、
4、
A、
B、
C、
D、
5、
A、
B、
C、
D、
6、
7、
8、
9、
10、
11、
12、
第1单元作业
1、
2、
3、
4、
5、
第2单元 数字逻辑基础 (2)
第5讲 逻辑代数的标准形式随堂测验
1、
A、1,3,5,7
B、0,2,4,7
C、1,3,5,6
D、0,2,4,6
2、
3、
第6讲 真值表与逻辑表达式随堂测验
1、
A、2,3,5,7
B、0,2,4,5
C、0,1,4,6
D、1,3,6,7
2、
第7讲 逻辑函数的代数法化简随堂测验
1、
2、
第8讲 逻辑函数的卡诺图化简随堂测验
1、
A、
B、
C、
D、
2、
第9讲 带约束项的逻辑函数化简随堂测验
1、
A、
B、
C、
D、
2、
3、
第10讲 逻辑函数化简为其它形式随堂测验
1、
2、
3、
第2单元测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、8
B、2
C、4
D、3
4、
A、
B、
C、
D、
5、
A、2
B、3
C、4
D、5
6、
7、
8、
9、
10、
11、
12、
13、
14、
第2单元作业
1、
2、
3、
4、
5、
6、
7、
第3单元 逻辑门电路
第11讲 噪声容限随堂测验
1、
第12讲 CMOS门电路随堂测验
1、
2、
第13讲 TTL门电路随堂测验
1、
2、
第3单元测验
1、三态门可用于实现( )功能。
A、线与
B、双向总线数据传输
C、电平转换
D、驱动器
2、以下对TTL与非门电路描述不正确的是( )。
A、输入端悬空会造成逻辑出错
B、输入端接低电平时有电流从门中流出
C、多余输入端可以并联使用
D、输入端接大电阻(如510kΩ)到地相当于接高电平
3、
4、三态门有三个输出状态，除了高电平状态和低电平状态外，还有一个高阻输出状态。
5、一个双输入端的CMOS与非门，其中一端接高电平，另一端通过一个10KΩ的电阻接地，则CMOS与非门输出为高电平。
6、CMOS是数字IC技术的主流。
7、图腾柱式的输出意味着两个或者多个电阻是串联的。
8、门的延迟是衡量逻辑门的一个参数。
9、CMOS使用MOSFET。
10、逻辑门的扇出指的是IC封装内部逻辑门的个数。
第3单元作业
1、
2、
3、
4、
5、假设有一个逻辑门的VOH(min)=2.3V，它驱动另一个VIH(min)=2.5V的逻辑门。这样的连接是否可以？为什么？
第4单元 组合逻辑电路 (1)
第14讲 组合逻辑电路的分析与设计随堂测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
第15讲 组合逻辑电路中的竞争冒险随堂测验
1、
2、
3、
第16讲 编码器随堂测验
1、
A、2
B、n
C、
D、2n
2、
A、001
B、110
C、100
D、011
3、
第4单元测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、
B、
C、
D、
4、
A、0000
B、1111
C、1001
D、0110
5、
6、
7、
8、
9、
10、
第4单元作业
1、
2、
3、
4、
5、
6、
7、
8、
9、
第5单元 组合逻辑电路 (2)
第17讲 译码器随堂测验
1、
A、
B、
C、
D、
2、
3、
4、
第18讲 数据分配器随堂测验
1、
A、1
B、2
C、4
D、16
2、
第19讲 显示译码器随堂测验
1、
2、
3、
第20讲 译码器应用随堂测验
1、
2、
3、
第5单元测验
1、
A、1
B、0
C、×
D、Z
2、
A、1
B、2
C、3
D、4
3、
4、
5、
6、
7、
8、
9、
10、
11、
第5单元作业
1、
2、
3、
4、
5、
6、
7、
第6单元 组合逻辑电路 (3)
第21讲 数据选择器随堂测验
1、
A、1
B、2
C、3
D、4
2、
3、
4、
5、
第22讲 加法器随堂测验
1、
A、S=A+B
B、S=A⊙B
C、S=AB
D、S=A⊕B
2、
3、
4、
第23讲 数值比较器随堂测验
1、
A、
B、
C、
D、
2、
A、(0,3,12,15)
B、(0,5,10,15)
C、(0,6,9,15)
D、(0,3,10,15)
3、
4、
第6单元测验
1、
A、1
B、2
C、3
D、4
2、
3、
4、
5、
6、
7、
8、
9、
10、
11、
12、
第6单元作业
1、
2、
3、
4、
5、
6、
7、
8、
9、
10、
补充单元：Verilog HDL和FPGA设计入门
Verilog HDL和FPGA设计入门随堂测验
1、用连续赋值语句描述两个4位数字的比较，以检验他们是否位匹配，如果匹配，给变量赋1，否则赋0。下面的HDL描述，是否正确。 assign match = (A = B); //假定reg [3:0] A,B;
2、每一句verilog描述都必须以分号结束。
3、使用always模块描述组合电路结构时，最好使用阻塞赋值方式。
4、假定Reg A中初始值位50，执行如下程序后，Reg A 和Reg B的值是( )(答案请用两个空格隔开) Reg A <=125; Reg B<=Reg A
第7单元 时序逻辑电路 (1)
第24讲 锁存器随堂测验
1、
2、
3、
4、
第25讲 触发器随堂测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
4、
第26讲 锁存器和触发器应用示例随堂测验
1、
A、J=X,K=0
B、J=X,K=1
C、J=1,K=X
D、J=0,K=X
2、
A、编码器
B、译码器
C、D触发器
D、数值比较器
3、
4、
第7单元测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、编码器
B、译码器
C、D触发器
D、数值比较器
4、
A、
B、
C、
D、
5、
6、
7、
8、
9、
10、
11、
12、
第7单元作业
1、
2、
3、
4、
5、
6、
7、
8、
9、
第8单元 时序逻辑电路 (2)
第27讲 同步时序电路的分析随堂测验
1、
A、01、11、10
B、01、10、11
C、11、10、01
D、10、11、01
2、
A、
B、
C、
D、
3、
第28讲 异步时序电路的分析随堂测验
1、
2、
3、
第29讲 同步时序电路的设计随堂测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
第8单元测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、1
B、2
C、3
D、4
4、
A、
B、
C、
D、
5、
6、
7、
8、
9、
第8单元作业
1、
2、
3、
4、
5、
6、
7、
8、
9、
第9单元 时序逻辑功能模块 (1)
第30讲 异步计数器随堂测验
1、
A、8421BCD
B、5421BCD
C、2421BCD
D、余3BCD
2、
3、
第31讲 同步计数器随堂测验
1、
A、10
B、16
C、6
D、4
2、
3、
4、
第9单元测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、20
B、4
C、5
D、10
4、
A、3
B、20
C、5
D、10
5、
A、
B、
C、
D、
6、
A、编码器
B、D触发器
C、JK触发器
D、译码器
7、
8、
9、
10、
第9单元作业
1、
2、
3、
4、
5、
第10单元 时序逻辑功能模块 (2)
第32讲 同步集成电路计数器随堂测验
1、
2、
第33讲 任意进制计数器随堂测验
1、
2、
第34讲 计数器应用随堂测验
1、
2、
第10单元测试
1、
A、0000
B、0110
C、1111
D、不确定
2、
A、
B、
C、400
D、10000
3、
A、1111
B、1011
C、1100
D、1101
4、
A、12
B、120
C、60
D、256
5、
A、1101
B、0011
C、0111
D、1111
6、
7、
8、
9、
第10单元作业
1、
2、
3、
4、
第11单元 时序逻辑功能模块 (3)
第35讲 寄存器与移位寄存器随堂测验
1、
A、寄存器
B、译码器
C、数据选择器
D、移位寄存器
2、
3、
4、
第36讲 移位寄存器应用举例随堂测验
1、
A、4
B、16
C、3
D、8
2、
第37讲 移位寄存器型计数器随堂测验
1、
A、8
B、32
C、4
D、16
2、
3、
第38讲 移位寄存器型序列信号发生器随堂测验
1、
2、
第11单元测验
1、
A、编码器
B、D触发器
C、比较器
D、数据分配器
2、
A、3
B、256
C、8
D、16
3、
A、8
B、32
C、4
D、16
4、
A、6
B、3
C、8
D、4
5、
A、3
B、4
C、5
D、6
6、
7、
8、
9、
10、
11、
12、
第11单元作业
1、
2、
3、
4、
5、
6、
第12单元 半导体存储器及可编程逻辑器件
第39讲 半导体存储器基础随堂测验
1、读写RAM时，第一步是：
A、将正确的地址置于地址总线上
B、使能存储器
C、发送或者获得数据
D、开始刷新周期
第40讲 随机存取存储器随堂测验
1、关于SRAM，下面叙述正确的是：
A、非易失性只读存储器
B、非易失性读写存储器
C、易失性只读存储器
D、易失性读写存储器
第41讲 只读存储器随堂测验
1、非易失性存储器是：
A、需要时钟
B、必须定时刷新
C、掉电数据不丢
D、上述都是
2、图示的ROM输出位上的小三角意味着：
A、不使用
B、三态
C、取反
D、接地
第42讲 存储器地址译码与扩展随堂测验
1、图示的存储器扩展是扩展 ：
A、数据线
B、位线
C、地址线
D、A和B
2、一个16k×8的存储器使用二维译码的方式，那么地址译码器一共需要 个与门。
第43讲 可编程逻辑器件随堂测验
1、图中输出X的逻辑表达式为
A、
B、
C、
D、
2、使用LUT产生逻辑的可编程器件是( )
A、PLA
B、GLA
C、FPGA
D、CPLD
第44讲 硬件描述语言和FPGA设计基础随堂测验
1、用连续赋值语句描述两个4位数字的比较，以检验他们是否位匹配，如果匹配，给变量赋1，否则赋0。下面的HDL描述，是否正确。 assign match = (A = B); //假定reg [3:0] A,B;
2、每一句verilog描述都必须以分号结束。
3、使用always模块描述组合电路结构时，最好使用阻塞赋值方式。
4、假定Reg A中初始值位50，执行如下程序后，Reg A 和Reg B的值是( )(答案请用两个空格隔开) Reg A <=125; Reg B<=Reg A
第12单元测验
1、若用PROM实现两个4位无符号二进制数相乘，则PROM的最小容量为( )
A、
B、
C、
D、
2、下列不属于可编程逻辑器件的是：( )
A、CPLD
B、GAL
C、ROM
D、FPGA
3、在功能仿真阶段，设计者必须给出：( )
A、目标器件
B、输出波形
C、输入波形
D、硬件描述语言
4、经过综合步骤后，会输出：( )
A、网表
B、二进制比特流
C、时序仿真图
D、器件引脚数目
5、非易失的FPGA一般是基于：( )
A、熔丝
B、反熔丝
C、EEPROM
D、SRAM
6、两个n位数相乘，结果的位数小于或者等于2n。
7、一个byte由八个bit组成。
8、RAM是随机地址存储器(random address memory)。
9、如果电源移走，静态RAM中存储的数据将会丢失。
10、缓存用于中间(intermediate)或者临时(temporary)数据的存储。
11、
12、
13、可编程设计的方法分为图形输入和硬件描述语言输入两种。
14、CPLD一般比FPGA有更高的密度。
15、SPLD是指同步可编程逻辑器件(synchronous programmable logic device)。
16、CPLD是指复杂可编程逻辑器件(complex programmable logic device)。
17、PAL有可编程AND阵列和固定的OR阵列组成。
18、一个16k×4的存储器使用二维译码的方式(内部译码器分成X和Y两部分)。当输入地址为6000的等效二进制时，请确定X和Y两个译码器的输出状态X= ，Y= 。(X和Y输出为多少的线被选通)(答案请用两个空格隔开)
19、一个有32768个基本存储单元的RAM，它能存储2048个字，则此存储器应有( )根地址线，( )字线，每个字是( )位。(答案请用两个空格隔开)
20、Intel2114是容量为1k×4位的MOS静态RAM，若要组成容量为8k×8位的存储器，至少需要Intel2114( )片。
第12单元作业
1、图示为一个带输入使能端的64×8 ROM芯片，请说明如何利用图中的芯片设计一个256×8 ROM芯片(你可以外加一片中规模组合逻辑集成电路芯片，并请标明存储器的地址线和数据线)。
2、
3、使用类似上题中的的过程，设计一个ROM可以用于将BCD码转换为余3码。
4、设计如图所示状态图对应的控制电路，要求使用D触发器。
5、
6、
7、
8、用三个16位寄存器AR, BR和CR设计数字电路，执行下列操作： (a)传送两个16位带符号数(补码表示法)给AR和BR； (b)如果AR中的数值为负数，将其除以2，结果送给CR； (c)如果AR中的数值为非0的正数，讲BR中的数乘以2，结果送给CR； (d)如果AR中的数值为0，将CR清零； (e)写出并验证电路的行为模型。
6155
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