计算机组成原理寄存器堆,杭电计组实验4-寄存器堆设计实验.doc

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实验报告2018年5月12日成绩:男学号16041321班级16052317专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》任课老师翔老师指导老师翔老师机位号默认实验序号4实验名称《实验四寄存器堆设计》实验时间2018/5/12实验地点1教211实验设备号个人电脑、Nexys3开发板一、实验程序源代码1.寄存器堆模块代码:moduleRegister_file(R_Addr_A,R_Addr_B,W_Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);input[4:0]R_Addr_A;input[4:0]R_Addr_B;input[4:0]W_Addr;inputWrite_Reg;input[31:0]W_Data;inputClk;inputReset;output[31:0]R_Data_A;output[31:0]R_Data_B;reg[31:0]REG_Files[0:31];reg[5:0]i;initial//仿真过程中的初始化beginfor(i=0;i<=31;i=i+1)REG_Files[i]=0;endassignR_Data_A=REG_Files[R_Addr_A];assignR_Data_B=REG_Files[R_Addr_B];always(posedgeClkorposedgeReset)beginif(Reset)for(i=0;i<=31;i=i+1)REG_Files[i]=0;elseif(Write_Reg&&W_Addr!=0)REG_Files[W_Addr]=W_Data;endendmodule2.顶层电路模块代码:moduleTop_Register_file(Addr,Write_Reg,C1,C2,Clk,Reset,LED);input[4:0]Addr;input[1:0]C1;//C1选择32位数据输出哪八位字节inputWrite_Reg,C2,Clk,Reset;//C2选择读A/B端口的数据outputreg[7:0]LED;wire[31:0]R_Data_A,R_Data_B;reg[31:0]W_Data;reg[4:0]A,B;Register_filereg1(A,B,Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);always(AddrorWrite_RegorC1orC2orR_Data_AorR_Data_B)beginA=0;B=0;LED=0;W_Data=0;if(!Write_Reg)//读操作Write_Reg=0beginif(!C2)beginA=Addr;case(C1)2'b00:LED=R_Data_A[7:0]; 2'b01:LED=R_Data_A[15:8]; 2'b10:LED=R_Data_A[23:16]; 2'b11:LED=R_Data_A[31:24]; endcaseendelsebeginB=Addr; case(C1) 2'b00:LED=R_Data_B[7:0]; 2'b01:LED=R_Data_B[15:8]; 2'b10:LED=R_Data_B[23:16]; 2'b11:LED=R_

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