计算机组成原理实验4：寄存器堆

最新推荐文章于 2021-10-05 20:18:36 发布

EdwardLeo

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分类专栏： ISE 文章标签： fpga

本文链接：https://blog.csdn.net/Leo_akis7/article/details/120459677

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本文主要探讨了计算机组成原理中FPGA实现的寄存器堆，包括其结构、测试文件的使用以及如何与ALU进行连接。通过实验4的内容，读者将深入理解寄存器堆在实际系统中的作用和测试过程。

摘要由CSDN通过智能技术生成

寄存器堆

module Register(
	input [4:0] R_Addr_A,
	input [4:0] R_Addr_B,
	input [4:0] W_Addr,
	input Write_Reg,
	input [31:0] Write_Data,
	input clk,
	input reset,
	output [31:0] R_Data_A,
	output [31:0] R_Data_B
    );
	
	reg [31:0] REG [0:31];
	
	//Write
	integer i = 0;
	always@(posedge clk,negedge reset) 
	begin
		if(!reset)
			while(i<=31) begin
				REG[i] <= 0;
				i = i+1;
			end
		else
			if(Write_Reg)
				REG[W_Addr] <= Write_Data;
	end
	//Read
	assign R_Data_A = REG[R_Addr_A];
	assign R_Data_B = REG[R_Addr_B];
	
endmodule

寄存器堆测试文件

module test;

	// Inputs
	reg [4:0] R_Addr_A;
	reg [4:0] R_Addr_B;
	reg [4:0] W_Addr;
	reg Write_Reg;
	reg [31:0] Write_Data;
	reg clk;
	reg reset;

	// Outputs
	wire [31:0] R_Data_A;
	wire [31:0] R_Data_B;

	// Instantiate the Unit Under Test (UUT)
	Register uut (
		.R_Addr_A(R_Addr_A), 
		.R_Addr_B(R_Addr_B), 
		.W_Addr(W_Addr), 
		.Write_Reg(Write_Reg), 
		.Write_Data(Write_Data), 
		.clk(clk), 
		.reset(reset), 
		.R_Data_A(R_Data_A),