python 关键字参数为什么只能出现在最后_为什么Python的函数调用语义传入关键字参数不是有序的?...

本文讨论了Python中关键字参数不能保持输入顺序的原因,主要关注性能和字典的无序特性。虽然可以通过OrderedDict保持顺序,但这会带来额外的性能开销。编辑部分提供了时间测试,显示OrderedDict构建速度远慢于普通字典。
摘要由CSDN通过智能技术生成

使用函数定义中的双星语法,我们获得了一个常规字典.问题是它松开了用户输入顺序.有时,我们可能想知道传递给函数的关键字参数的顺序.

由于函数调用通常不涉及很多参数,我认为这不是性能问题所以我想知道为什么默认不是维持顺序.

我知道我们可以使用:

from collections import Ordereddict

def my_func(kwargs):

print kwargs

my_func(Ordereddict(a=1, b=42))

但它不那么简洁:

def my_func(**kwargs):

print kwargs

my_func(a=1, b=42)

[编辑1]:

1)我认为那里有2个案例:

>我需要知道顺序,用户通过文档知道这种行为.

>我不需要订单,所以我不在乎是否订购.

我没想到即使用户知道它使用订单,他也可以使用:

a = dict(a=1, b=42)

my_func(**a)

因为他不知道没有下令(即使他应该知道)

2)我认为在一些论点的情况下开销不会很大,所以有一个新的可能性来管理论证的好处将优于这个缺点.

但似乎(来自Joe的答案)开销不可忽视.

[编辑2]:

解决方法:

因为字典不按定义排序.我觉得这很简单. kwargs的要点是准确处理那些没有订购的形式参数.如果您确实知道订单,那么您可以将它们作为“正常”参数或* args接收.

这是字典定义.

CPython implementation detail: Keys and values are listed in an

arbitrary order which is non-random, varies across Python

implementations, and depends on the dictionary’s history of insertions

and deletions.

Python的词典是整个语言工作方式的核心,因此它们是高度优化的.添加排序会影响性能并需要更多存储和处理开销.

你可能有一个不真实的情况,但我认为这比普通情况更为特殊.为一个非常热门的代码路径添加“以防万一”功能并不是一个明智的设计决策.

编辑:

仅供参考

>>> timeit.timeit(stmt="z = dict(x)", setup='x = ((("one", "two"), ("three", "four"), ("five", "six")))', number=1000000)

1.6569631099700928

>>> timeit.timeit(stmt="z = OrderedDict(x)", setup='from collections import OrderedDict; x = ((("one", "two"), ("three", "four"), ("five", "six")))', number=1000000)

31.618864059448242

在构建一个小的“普通”大小字典时,速度差异大约是30倍. OrderedDict是标准库的一部分,所以我不认为有更多的性能可以挤出它.

标签:python

来源: https://codeday.me/bug/20190718/1492592.html

verilog_parser是一个Python中用于解析Verilog代码的第三方库,它可以将Verilog代码解析为Python中的抽象语法树(AST),通过对AST进行遍历和操作,可以实现对Verilog代码的分析和处理。下面是verilog_parser的详细使用方法。 1. 安装verilog_parser verilog_parser可以通过pip安装: ``` pip install verilog-parser ``` 2. 导入verilog_parser 在Python代码中导入verilog_parser库: ```python from verilog_parser import parse ``` 3. 解析Verilog代码 使用parse函数可以解析Verilog代码,返回一个AST对象。可以将Verilog代码存储在一个字符串中,然后调用parse函数: ```python with open('example.v', 'r') as f: code = f.read() ast = parse(code) ``` 也可以直接传入Verilog代码字符串: ```python code = ''' module example(input a, output b); assign b = ~a; endmodule ''' ast = parse(code) ``` 4. 遍历AST 得到AST对象后,可以对其进行遍历和操作。AST对象中包含了Verilog代码的所有元素,包括模块定义、端口定义、信号定义、表达式等等。可以通过遍历AST对象的属性和子节点,获取Verilog代码的各个部分。 下面是一个简单的示例,遍历AST对象并输出模块名称和端口信息: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': print(f'Module name: {module.name}') for port in module.ports.ports: print(f'Port name: {port.name}, direction: {port.direction}') ``` 5. 获取AST节点信息 AST节点对象包含了Verilog代码的一个部分,例如模块定义、端口定义、信号定义等等。可以通过访问节点对象的属性和方法,获取节点的各种信息。 以模块定义为例,模块定义节点对象有以下属性: - name:模块名称 - ports:端口定义节点对象 - items:模块内部定义的信号和行为节点对象 可以通过访问这些属性,获取模块定义的各种信息: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': print(f'Module name: {module.name}') for port in module.ports.ports: print(f'Port name: {port.name}, direction: {port.direction}') for item in module.items: if item.__class__.__name__ == 'Instance': print(f'Instance name: {item.name}, module: {item.module}') elif item.__class__.__name__ == 'SignalDef': print(f'Signal name: {item.name}, type: {item.type}') ``` 6. 操作AST节点 可以对AST节点进行各种操作,例如修改节点属性、添加新的节点、删除节点等等。需要注意的是,修改AST节点可能会导致Verilog代码的语义出现问题,因此在操作AST节点时需要谨慎。 以修改模块名称为例,可以将模块名称修改为新名称: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': module.name = 'new_module_name' ``` 7. 生成Verilog代码 verilog_parser还支持将AST对象转换为Verilog代码字符串。可以调用AST对象的to_verilog方法,将AST对象转换为Verilog代码字符串: ```python verilog_code = ast.to_verilog() ```
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