verilog 任意比例分频电路的实现_Verilog设计与逻辑综合实例解析（低功耗）

数字芯片实验室

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Low Power

低功耗是当今大多数芯片的关键要求。 芯片的功耗越大，设备就会越热，运行速度越慢。并且在高温下，芯片的可靠性会降低。

本文讨论如何在RTL级对功耗进行优化。

在RTL编码期间可以有哪些方法降低功耗？

在芯片逻辑转换期间，CMOS电路中的任何开关活动都会产生瞬时电流，因此增加了功耗。

设计中最常见的存储元件是同步触发器，它的输出会在输入数据和时钟改变时改变。 因此，如果输入数据和时钟只有在需要时才存在或者触发就可以减少

电路信号开关活动，降低功耗。 以下总结了一些降低功耗的机制：

1、减少输入数据的切换。

2、减少触发器的时钟切换。

3、减小芯片面积，因为可以减少门/触发器的开关切换。

以下深入讨论在RTL级降低功耗的实现问题：

如何减少触发器的输入数据切换来降低功耗？

对于相对于时钟很少更新的触发器来说，应该仅在合适的时候更新触发器，避免触发器输出没有必要的更新。

这可以通过使能触发器实现，如下图所示：

实现使能触发器的Verilog RTL的示例如下：

module enable_ff(  clk ,  sel ,  reset_n ,  in1 ,  out1 );  input clk ,reset_n,sel ,in1 ;  ou