本文探讨了如何在RTL级优化功耗，包括减少CMOS逻辑门的切换、控制触发器的输入数据切换和应用时钟门控。介绍了使能触发器和锁存器时钟门控的Verilog实现，同时提到了这些方法可能带来的可测试性问题及解决方案。此外，还讨论了其他低功耗设计技术，如降低工作电压、频率，使用格雷码编码等。
//源自微信公众号 “数字芯片实验室”
低功耗是当今大多数芯片的关键要求。 芯片的功耗越大，设备就会越热，运行速度越慢。并且在高温下，芯片的可靠性会降低。 本文讨论如何在RTL级对功耗进行优化。
在RTL编码期间可以有哪些方法降低功耗？
在芯片逻辑转换期间，CMOS电路中的任何开关活动都会产生瞬时电流，因此增加了功耗。
设计中最常见的存储元件是同步触发器，它的输出会在输入数据和时钟改变时改变。 因此，如果输入数据和时钟只有在需要时才存在或者触发就可以减少电路信号开关活动，降低功耗。
以下总结了一些降低功耗的机制：
1、减少输入数据的切换。
2、减少触发器的时钟切换。
3、减小芯片面积，因为可以减少门/触发器的开关切换。
如何减少触发器的输入数据切换来降低功耗？
对于相对于时钟很少更新的触发器来说，应该仅在合适的时候更新触发器，避免触发器输出没有必要的更新。这可以通过使能触发器实现，如下图所示：
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2008
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