FPGA数字鉴相鉴频器的开发记录

1. 对于电机的锁相控制，需要对相差进行PI性质的环路滤波，但现有的锁相环中鉴频鉴相器输出为相差脉冲而非数字量，难以直接进行PI特性的环路滤波。

通过对晶振的非整数分频获取准确的参考时钟，基于触发器机制实现了PFD相差脉冲的数字量化，且可以输出频差数字量。锁相环是频率和相位的同步控制系统，实现输入参考信号和反馈信号的频率相等，相位差恒定。利用锁相环技术可实现数字信号的同步，将这个思想引入电机的速度控制系统中，则能够实现稳态精度很高的转速控制。综合起来就是电机转速的控制反馈系统，因为要求相位差恒定，所以需要准确的检测相位差，而本次的设计就是检测相位差。锁相环和数字鉴相鉴频器是两个东西，前者是控制，后者是检测。

2. Pi性质的环路滤波？难道是PID控制，在反馈系统中，用输出的实际值和理论值的差值去反馈进系统的输入。PID就是反馈的比例，积分和微分。不过这里的滤波是什么？电机的锁相环控制中，电机加霍尔传感器是二阶系统。什么是二阶系统？ y=ax^2+bx+c？

3. 做鉴相鉴频器的目的是为了稳速，不过现在还没明白，如何提高速度。这并不是我们关心的，假设电机转速500转每秒（霍尔传感器采样得到500MHz），晶振时钟是40MHz。

4.为了得到500 Hz的参考时钟，需要对40 MHz的晶振时钟进行两次分频操作。分频系数为N-0.5(N为整数)时，就是半整数分频。本次需要实现奇数分频，还有半整数分频。对40 MHz的晶振时钟先后进行等占空比125分频和2. 5半整数分频，得到320 kHz和128 kHz的时钟，经过时钟预分频器分频后的固定占空比128  kHz的时钟信号经过8位计数器，得到500  Hz的参考输入信号，反馈时钟输入并检测到其上升沿。

5. 在每个反馈信号的上升沿保存8位寄存器的值，这个值就是频率差（非线性）和相位差（线性）。同时用一