关于Found pins functioning as undefined clocks and/or memory enable警告的消除（转）

最新推荐文章于 2018-11-30 09:25:00 发布
最新推荐文章于 2018-11-30 09:25:00 发布
阅读量1k 收藏 4
点赞数 2
原文链接：http://www.cnblogs.com/hujianhua/archive/2013/02/25/2932334.html
版权

原文见

http://bbs.ednchina.com/BLOG_ARTICLE_254223.HTM

关于Found pins functioning as undefined clocks and/or memory enable警告的消除

 

编译项目的时候会出现这么一个警告：
点击开大图
警告含义是CLK没有定义成时钟信号

 

消除的办法，跟着下面的图进行操作
选择Assignment > Setting命令，在Timing Analysis Settings下选择的Classic Timing Analyzer Settings
点击开大图



Default required fmax中填入时钟频率，点击下面的Indicidual Clocks按钮


点击开大图

 

上图中点击New

 

点击开大图



上图中点击Applies to node后面的“...”按钮，并在弹出的Node finder中加入相应的CLK信号
点击开大图


点击开大图
填上clock settings name，设置时钟频率和占空比，点击OK

点击开大图
然后一路OK下去，再编译的时候这个警告就会没有了

转载于:https://www.cnblogs.com/hujianhua/archive/2013/02/25/2932334.html

weixin_30300523
关注
  • 2
    点赞
  • 踩
  • 4
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
Quartus常见错误分析
ascend的专栏
04-01 9333
Quartus常见错误分析 Error Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in  sensitivity list ----没把singal放到process（）中
Warning: Found pins functioning as undefined clocks and/or memory enables如何解决
最新发布
MAVID_的博客
12-03 185
2.会出现如下界面，点击"Timing"后，再次下载CPLD板就可以解决问题。警告:发现引脚作为未定义时钟和/或内存启用。
Quartus常见警告和错误
hbd1986的专栏
05-25 1万+
 1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list----没把singal放到process（）中2 Warning: Found pins ing as undefined clocks and/
Quartus II 中常见Warning 原因及解决方法
程序猿Boris--CodeMonkey Boris
02-19 1万+
1.Found clock-sensitive change during active clock edge at time on register "" 原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.V
Quartus II常见错误(转)
luuxc的专栏
04-13 7067
1.Found clock-sensitive change during active clock edge at time on register ""　　原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。　　措施：编辑vector source fil
QuartusII警告信息解析
08-03
5. Found pins functioning as undefined clocks and/or memory enables 原因：是你作为时钟的PIN没有约束信息。 解决方法：可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的...
quartus编译时常见错误和警告[文].pdf
10-12
5. Found pins functioning as undefined clocks and/or memory enables 这是 Quartus 在编译时的一种警告。其原因是你作为时钟的 PIN 没有约束信息。解决方法是对相应的 PIN 做一下设定，主要是指你的某些管脚在...
FPGA常见警告与FPGA错误集锦
04-22
5. "Found pins functioning as undefined clocks and/or memory enables" 这意味着某些管脚被用作时钟或存储器使能，但未提供相应的约束信息。解决方法是添加时钟约束，或者在Quartus II中明确指定管脚的用途。 6...
QuartusII仿真警告信息原因解析
07-17
5. Found pins functioning as undefined clocks and/or memory enables 这是因为你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 ...
quartus||警告信息解析
11-26
5. **Found pins functioning as undefined clocks and/or memory enables** 这表示Quartus II检测到一些作为时钟或存储器使能的引脚缺乏约束。添加适当的时钟约束，如在Clock Settings中指定，或通过注释表明它们...
[转载]Quartus ii 一些Warning/Eeror分析与解决
a2102004335的博客
09-24 514
我会在此基础上继续添加原文地址：Quartusii一些Warning/Eeror分析与解决作者：yanppf 注：http://www.eefocus.com/chudonganjin/blog/09-09/175772_9e67e.html#articletop 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1...
IOS 警告 汇总
孙启超
10-12 4万+
Semantic Warnings Warning Message -WCFString-literal input conversion stopped due to an input byte that does not belong to the input codeset UTF-8 -WNSObject-attribute
QII中的几个Warning的解决方法
MeTech--研发专栏
06-02 9342
前几天看网上一个人说在仿经典基础程序按键消抖实验的时候0 error、0 warning，正好我也在仿这个实验，就想说看看我能不能也出现这样爽的结果，没想到最后出了6个warning，于是施展搜索大法，力争把几个warning消灭掉！ 1. Warning: An incorrect timescale is selected for the Verilog Output (.VO) file
quartus2 经常出现的警告
zhongrg的专栏
03-29 4258
2007-07-17 14:40:24 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.    下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不
quartus_ii_常见的19个错误、28个警告
热门推荐
Studying……
08-15 6万+
(一)Quartus警告解析　   1.Found clock-sensitive change during activeclock edge at time on register "" 原因：vectorsource file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector
FPGA常见的警告以及处理方法
FPGAerClub的博客
05-29 1万+
更多精彩内容，请微信搜索“FPGAer俱乐部”关注我们1.Found  clock-sensitive        change during        active        clock        edge at        time on register ""原因： vector source file        中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟...
Quartus II 中 Verilog 常见警告/错误汇总
weixin_30627341的博客
11-30 7530
Verilog 常见错误汇总 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后...
QuartusII编译与仿真之warning大解析
diaoxiong9845的博客
05-16 1807
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正...
处理iOS开发中的各种警告
03-25 2374
iOS开发中我们会遇到各种警告,包括第三方不再支持更新导致的警告,苹果一些过时方法的警告,其中尤其是ASIHttpRequest的不支持更新导致有很多的警告,所以我在这里做了罗列 Semantic Warnings WarningMessage -WCFString-literal input conversion stopped due to an inpu...
// Setup GPIO pins for LED, buzzer and fan解释一下这行代码
03-21
这行代码是用来设置GPIO引脚，以控制LED、蜂鸣器和风扇的开关。GPIO是通用输入输出引脚，可以通过编程来控制它们的状态。在这个代码中，我们需要设置GPIO引脚来控制LED、蜂鸣器和风扇的开关状态，以便在需要时打开或...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值