quartus_ii_常见的19个错误、28个警告

(一)Quartus警告解析 
 
1.Found clock-sensitive change during activeclock edge at time<time> on register "<name>"
原因:vectorsource file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑vectorsource file
 
2.Verilog HDL assignment warning at<location>: truncated with size <number> to match size of target(<number>
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
 
3.All reachable assignments to data_out(10)assign '0', register removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了
 
4.Following 9 pins have nothing, GND, or VCCdriving datain port -changes to this connectivity may change fitting results
原因:第9脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。如果你的设计中这些端口就是这样用的,那便可以不理会这些warning
 
5.Found pins functioning as undefined clocksand/or memory enables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟。
措施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysissettings...>Individual
clocks...>...
 
6.Timing characteristics of deviceEPM570T144C5 are preliminary
原因:因为MAXII是比較新的元件在 QuartusII中的時序并不是正式版的,要等ServicePack
措施:只影响 Quartus的 Waveform
 
7.Warning: Clock latency analysis for PLLoffsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing

setting-->setting-->Enable ClockLatency中的on改成OFF
 

 8.Warning:Found clock high time violation at 14.8 ns on register

"|counter|lpm_counter:count1_rtl_0|dffs11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题
 
9.warning: circuit may not operate.detected 46non-operational paths clocked by clock clk44 with clock skew larger than datadelay
原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timingRequirements&Options-->Default required fmax改小一些,如改到50MHZ
 
10.Design contains <number> input pin(s)that do not drive logic
原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
 
11.Warning:Found clock high time violation at 8.9ns onnode'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设置较高的时钟频率
 
12.Warning: Found 10 node(s) in clock pathswhich may be acting as ripple and/or gated clocks -- node(s) analyzed asbuffer(s) resulting in clock skew
原因:如果你用的 CPLD只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样。
措施:如果用有两组以上全局时钟的 FPGA芯片,可以把第二个全局时钟作为另一个时钟用,可以解决这个问题。
 
13.Critical Warning: Timing requirements werenot met. See Report window for details.
原因:时序要求未满足,
措施:双击CompilationReport-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题
  
14.Can't achieve minimum setup and holdrequirement <text> along
<number> path(s). See Report window fordetails.
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜
有关,一般是由于多时钟引起的
措施:利用CompilationReport-->Time Analyzer-->红色部分(如clock
hold:'clk'等),在slack中观察是hold time为负值还是setup time为负值,
然后在:Assignment-->AssignmentEditor-->To中增加时钟名(from
node finder),Assignment Name中增加
和多时钟有关的Multicycle和MulticycleHold选项,如hold time为负,可
使Multicyclehold的值>multicycle,如设为2和1。
 
15: Can't analyze file -- file E://quartusii/*/*.vis missing
原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响
 
16.Warning: Can't find signal in vector sourcefile for input pin
|whole|clk10m
原因:因为你的波形仿真文件(vector source file)中并没有把所有的输入
信号(input pin)加进去,对于每一个输入都需要有激励源的
  
17.Warning: Using design file lpm_fifo0.v,which is not specified as a design file for the current project, but containsdefinitions for 1 design units and 1 entities in project Info: Found entity 1:lpm_fifo0
原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序而生成的,而不是用QUARTUS将文件添加进本项目
措施:无须理会,不影响使用
 
18.Timing characteristics of device<name> are preliminary
原因:目前版本的QuartusII只对该器件提供初步的时序特征分析
措施:如果坚持用目前的器件,无须理会该警告。关于进一步的时序特征分析会
在后续版本的Quartus得到完善。
 
19.Timing Analysis does not support theanalysis of latches as synchronous elements for the currently selected devicefamily
原因:用analyze_latches_as_synchronous_elementssetting可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户:改变设计来消除锁存器
 
20.Warning:Found xx output pins without outputpin load capacitance assignment
原因:没有给输出管教指定负载电容
措施:该功能用于估算TCO和功耗,可以不理会,也可以在Assignment Editor中为相应的输出管脚指定负载电容,以消除警告
 
21.Warning: Found 6 node(s) in clock pathswhich may be acting as ripple and/or gated clocks -- node(s) analyzed asbuffer(s) resulting in clock skew 
原因:使用了行波时钟或门控时钟,把触发器的输出当时钟用就会报行波时钟,将组合逻辑的输出当时钟用就会报门控时钟
措施:不要把触发器的输出当时钟,不要将组合逻辑的输出当时钟,如果本身如此设计,则无须理会该警告
 
22.Warning (10268): Verilog HDL information atlcd7106.v(63):Always Construct contains both blocking and non-blockingassignments
原因:一个always模块中同时有阻塞和非阻塞的赋值

 

 23 Warning: Ignored node in vector source file. Can't find correspondingnode name "class_sig[2]" in design.
 ------没有编写testbench文件,或者没有编辑输入变量的值  testbench里是元件申明和映射

24. Warning: Compiler packed, optimized orsynthesized away node "temp[19]". Ignored vector source file node.
  ---"temp[19]"被优化掉了
 
25. Warning: Design contains 2 input pin(s)that do not drive logic
 Warning: No output dependent on inputpin "clk"
 Warning: No output dependent on inputpin "sign"
  ------输出信号与输入信号无关

 

26. Warning:Ignored node in vector source file. Can't find corresponding node name"over" in design.
---------------在源文件中找不到对应的节点“over”。

27:Warning: No exact pin location assignment(s) for 16 pins of 16total pins

定义的管脚没有和外部的管脚连接.

28:Warning: Ignored locations or region assignments to thefollowing nodes
Warning: Node "78ledcom[4]" is assigned to location or region, butdoes not exist in design

设计中没提到"78ledcom[4]",而分配了管脚给它。

说明:有时候运行了TCL脚本文件后需要修改,修改后有一些先前分配的管脚不需要了,如果没有delete,则会出现此提示。

解决办法:assignments->pins,把不用的管脚删除即可(TCL脚本文件里的多余管脚分配语句最好也一起delete)。

 



 

(二)Quartus常见错误分析 

 1.Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode"in" cannot be associated with formal port "class" of mode"out"
------两者不能连接起来
 
2. Error: VHDL Interface Declaration error inclk_gen.vhd(29): interface object "clk_scan" of mode out cannot beread. Change object mode to buffer or inout.
  ------信号类型设置不对,out当作buffer来定义
 
3. Error: Node instance "clk_gen1"instantiates undefined entity "clk_gen"
  -------引用的例化元件未定义实体--entity "clk_gen"
  
4.  Error: VHDL Binding Indication errorat freqdetect_top.vhd(19): port "class" in design entity does nothave std_logic_vector type that is specified for the same generic in theassociated component
  ---在相关的元件里没有当前文件所定义的类型
 
5. Error: VHDL error at tongbu.vhd(16): can'tinfer register for signal "gate" because signal does not hold itsoutside clock edge
  
6. Error: VHDL error at impulcomp.vhd(19):can't implement clock enable condition specified using binary operator"or"
 
7. Error: VHDL Association List error atperiod_counter.vhd(38): actual parameter assigned to formal parameter"alarm", but formal parameter is not declared
-------连接表错误,形参"alarm"赋值给实参,形参没定义,可能是形参与实参的位置颠倒了,规定形参在实参之前。
 
8. Error: Ignored construct behavier atperiod_counter.vhd(15) because of previous errors
--------因为前一个错误而导致的错误
 
9. Error: VHDL error atperiod_counter.vhd(38): type of identifier "alarm" does not agreewith its usage as std_logic type
--------"alarm"的定义类型与使用的类型不一致
 
10.Error: VHDL error at shift_reg.vhd(24):can't synthesize logic for statement with conditions that test for the edges ofmultiple clocks
  -------同一进程中含有两个或多个if(edge)条件,(一个进程中之能有一个时钟沿)
 
11. Error: Can't resolve multiple constantdrivers for net "datain_reg[22]" at shift_reg.vhd(19)
 
12. Error:  can't infer register forsignal "num[0]" because signal does not hold its outside clock edge
 
13. Error:  Can't elaborate top-level user hierarchy
 
14. Error: Error: Can't resolve multipleconstant drivers for net "cs_in" at led_key.vhd(32)    ----------有两个以上赋值语句,不能确定“cs_in”的值,
  
15. Error: Can't access JTAG chain
     无法找到下载链

 

16. Error:Can't name logic scfifo0 of instance "inst" --has same name ascurrent design file
原因:模块的名字和project的名字重名了
措施:把两个名字之一改一下,一般改模块的名字


1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotationinformation for design is missing.

原因:如果只需要进行功能仿真,不全编译也是可以进行下去的,但时序仿真就必须进行全编译(即工具栏上的紫色实心三角符号那项)。全仿真包括四个模块:综合器(Synthesis)、电路装配器(Fitter)、组装器(Assember)和时序分析器(Timing Analyzer),任务窗格中会有成功标志(对号)。

2) 在下载运行的时候,出现下面的错误:
Warning: The JTAG cable you are using is not supported for Nios II systems.
You may experience intermittent JTAG communicationfailures with this cable.Please use a USB Blaster revision B.
在运行之前已经将.sof文件下载到开发板上面了,但是依然出现上面的问题。

解决:在配置的时候,在run之后,进行配置,选择target connection,在最后一项:NIOS II Terminal CommunicationDevice中,要选择none(不要是Jtag_uart)如果采用USB Blaster,可以选择Jtag_uart。
之后再run就ok了!

3)Error: Can't compile duplicate declarations of entity"count3" into library "work"
此错误一般是原理图文件的名字和图中一个器件的名字重复所致,所以更改原理图文件的名字保存即可。

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