【连载】 FPGA Verilog HDL 系列实例

　　Verilog HDL 是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog HDL  是目前应用最广泛的一种硬件描述语言。

　　学好硬件的最高境界是心中要有电路，对于我们刚刚接触FPGA以及Verilog HDL的人来说，最重要的是要多理解，多练习，多思考，多总结。

　　下面将对Verilog HDL进行一系列的实例应用，让我们对Verilog HDL 语言有一些直观的理解，看看Verilog HDL能为我们做什么事。

　　PS：有颜色的是有对应链接的。一二部分总结比较简单，后面的部分可仔细看看。

目录：

一、组合逻辑实验

　　1.1 8-3编码器

　　1.2 8-3优先编码器

　　1.3 3-8译码器

　　1.4 8-3 BCD七段显示译码器

　　1.5 数据选择器

　　1.6 多位数值比较器

　　1.7 半加器与全加器

　　1.8 D 触发器

　　1.9 二进制与格雷码的转换

二、时序逻辑电路实验

　　2.1 寄存器

　　2.2 双向移位寄存器

　　2.3 4位二进制加减法计数器

　　2.4 十进制加减法计数器

　　2.5 顺序脉冲发生器

　　2.6 序列信号发生器

三、接口实验

　　3.1 七段数码管扫描显示

　　3.2 矩阵键盘接口

　　3.3 ADC0809接口电路实验

　　3.4 DAC0832接口电路实验

四、综合实验

　　4.1 交通灯的控制

　　4.2 乐曲演奏电路

　　4.3 数字钟

　　4.4 步进电机驱动控制

　　4.5 直流电机PWM控制实验

　　4.6 卡式电话计费器

　　4.7 正弦信号发生器

...

　　以上内容将陆续为大家呈现。

 

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