数字集成电路设计（六、Verilog HDL高级程序设计举例）

最新推荐文章于 2023-05-10 14:15:05 发布
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分类专栏： Verilog HDL数字集成电路设计 文章标签： fpga开发
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本文介绍了数字集成电路设计的层次化描述方式，包括Bottom-Up和Top-Down设计方法，并通过加法器树乘法器、Wallace树乘法器等典型电路设计实例，阐述了Verilog HDL在高级程序设计中的应用。讨论了如何通过流水线技术提升乘法器速度，并探讨了FIR滤波器和存储器设计的关键点。

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1. 数字电路系统设计的层次化描述方式

  • 在我们的数电，集成电路设计里面，一定是层次化设计的
  • 在一个手机芯片的一个部分，写的硬件描述语言的层次都能达到20几层，对于这样的设计，我i们就能想到采用底层的设计，中间层的设计和顶层的设计。对于小规模电路，极小规模电路，通常想的是先有模块然后去搭一个电路，这样的就叫Bottom-Up的设计

1.1 Bottom-Up 设计方法

  • Bottom-Up 设计方法是一种传统的设计方法，它要求电路设计者将系统进行模块划分,从底层模块设计开始，运用各底层模块搭建一个完整的系统。在这种设计方法中，首先根据系统设计的要求，定义并建立所需要的叶子模块，通过模块连接方式建成较大的模块，然后把这些比较大的模块组合成具有一定功能的模块，最后将这些功能模块组合，直到完成整个系统
    在这里插入图片描述
  • ！！这种设计方式存在一些问题：规模做不大。当你做完最简单的模块往上堆，当堆得越来越高的时候你会发现这个时序差一点，那个差一点。这时候要怎么改呢？要从地下往上改，这个工作量非常大， 所 以 这 是 不 推 荐 的 一 种 设 计 方 式 所以这是不推荐的一种设计方式 所以这是不推荐的一种设计
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