时序约束方法（2）

　　操作的大体流程：1、TimeQuest Timing Analysis　　2、打开下方的Analyzer　　3、创建一个网表　　4、创建约束（时钟 and PLL）　　5、写入SDC文件　　6、综合分析、布局布线、时序分析 　　7、report timing  选择要看在哪个时钟下的数据或者某个寄存器到另一个寄存器的信息，以及选择查看路径（可以进行定位代码位置，查看PIN PLANNER寄存器所在的位置）

　　笔记：

　　1、PLL分频出来的时钟会走时钟专用路径，会进行补偿，将延迟的数据时间提前或这滞后调回去。

　　2、注意在settings里面关闭 Sigtab II Logic Analyzer选项关闭，要不然时序分析也会把sigtab里消耗的资源也算上

　　3、在settings里面，有分析综合选项，里面有选择速度，均衡，面积选项，可以用面积换取速度的方法来实现时序优化。

　　4、在More Settings里面有，有一个综合种子，可以更改不同的种子来得到不同的结果。

　　5、在Settings Fitter Setings可以更改设置余量的时间，可以根据寄存器的不同，选择合适的余量

　　6、时序违反规则的话，可以更改代码来实现优化，比如在if语句里的判断会综合成组合逻辑，可以使用标志寄存器的方法来实现优化，即在组合逻辑里面插入寄存器，另外还可以有               些case语句选项比较多，因为这样的case电路扇出的条数比较多，可以用两个case语句，然后通过判断语句，再把case语句组合起来，这样也可以实现代码的优化。

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