本文主要介绍了Altera FPGA的时序分析，包括发射沿和采样沿的概念，建立时间、保持时间及其余量分析，以及I/O时序分析中的复位输入和撤离。时序分析关注数据和时钟的到达时间，尤其是在固定硬件条件下如何调整满足时序约束。
本文是学习威视锐学院课程《FPGA静态时序分析精讲》系列课程第二讲的学习笔记。原视频地址：课程地址
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分析对象
在FPGA中对于时序分析的理论基础，主要是依赖下图进行分析的。
时序分析的主要对象是：在REG2中，时钟信号CLK经过路径③的有效沿，与从REG1寄存器输出的数据经过路径①到达REG2的D端时的关系。两级寄存器的时序分析，本博客的前面博文中已经详细分析，在此不做更详细介绍。
在实际的工程中进行分析，应该依据下图，图中所有的红色线条路径上的时序关系，都需要进行计算。即下图所示的路径，都是我们关心的路径。
Altera时序分析基本项
- 发射沿 VS 采样沿（launch VS latch edges）
- 建立时间和保持时间
- 数据和时钟的到达时间
- 数据要求的到达时间
- 建立和保持时间的余量分析
- I/O接口分析
- 复位接入和撤离
- 时序模型
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