verilog module/testbench的模板

1 module 模組名稱
2 parameter宣告
3 port宣告
4 wire,reg宣告
5 assign資料處理層級之描述
6
7 引用較低階模組別名
8
9 always行為層級之描述區塊 begin
10   // 資料處理與指定等描述
11   // task與function的使用
12 end
13   
14 function與task的宣告
15
16 endmodule

 

 

module 模組名稱;
將input宣告為reg
將output宣告為wire

引用欲測試的module別名

initial begin
//設定reg初始值
end

always處理變化值

endmodule

 

转载于:https://www.cnblogs.com/fpga-study/archive/2010/10/18/1854643.html