Xilinx ISE Design Suit 10.1快速上手

最新推荐文章于 2024-06-12 17:01:29 发布
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原文链接：http://www.cnblogs.com/rowson/p/8945913.html
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本文介绍了如何使用Xilinx ISE Design Suit 10.1创建工程，建立Verilog源文件，进行代码编辑，实现设计，设置时序约束，进行仿真和时序分析，以及指定引脚分配，最终完成设计并准备下载程序。
摘要由CSDN通过智能技术生成

                                                             ISE Design Suit 10.1界面布局

1、创建工程

---->点击File > New Project... ，在弹出的对话框按图填写

 

 

---->点击Next  ，在弹出的对话框按图填写

---->一路点击Next，最后点击Finish

2、建立HDL源文件---->以Verilog为例

---->右键单击工程管理区空白处，在弹出的快捷菜单里选择New Source...

---->在弹出的对话框点击Verilog Module，文件名写入counter，如图

---->按照下图进行填写

---->一路点击Next，最后点击Finish

---->源文件如图所示

---->使用代码模板完成设计

---->点击Edit → Language Templates… 弹出Language Templates对话框，点击Window → Tile
       Vertically使源码文件与模板文件同时可见，如图

---->点击“+”号，找到如下模板Verilog → Synthesis Constructs → Coding Examples → Counters → Binary →

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