ISE 14.7使用教程

Foreword

断更3个月了,3个月里发生了好多,我从一个写C的转变成了一个写verilog的,蛮突然的,从毫无头绪到慢慢上路,中间就是吃百家饭长大的,接下来的一段时间应该都会写verilog的内容。

这段时间里最开心的是真的有人来看我博客耶,满满的成就感让我又回来继续写啦。今天先来讲讲仿真软件ISE的使用吧(我发现将软件使用的文章点击率比别的都高哈哈哈)。

ISE安装指南

这个就不说啦,参考「鱼与渔大学生服务」ISE 14.7安装教程

ISE使用教程

  • 新建工程
    1. File —— New Project

      tz_create_project

    2. 输入工程名及路径

      tz_create_new_project

    3. 根据自己的硬件配置选择工程相应设置,语言选择了Verilog

      tz_project_setting

    4. Summary再check一下

      tz_project_summary

  • 新建或添加文件
    1. 右键New Source或Add Source

      tz_new_source

    2. New Source,选择Verilog Module

      tz_new_source

    3. 也可以直接把写好的.v或.vh文件复制到文件夹下,然后Add Source,引入文件

      tz_add_source

    4. 一路next + finish

  • 查看原理图
    1. 当你的文件没有error后,就可以生成原理图啦

      tz_schematic

  • 仿真
    1. 还是右键New Source,不过这里选择Verilog Test Fixture

      tz_test_fixture

    2. 一路next + finish

    3. 选择Simulation,编写仿真文件tb_xxxxx.v,点击Simulate Behavioral Model,就可以生成波形啦

      tz_simulation

    4. 一开始不明白怎么都是一条直线,而且只有1μs的波形,原来都是可以调的

      tz_wave

    5. 添加中间变量的波形,方便找问题

      tz_add_wave

Conclusion

到了我唠嗑的时间了,追星小汤上线。

最近超火的《披荆斩棘的哥哥》太上头了哈哈哈,我最喜欢的李承铉、James和张琪都在一组,太爱了!!!

李承铉低音炮太性感了,他不只是7哥的老公、lucky的爸爸,他会是他自己,有属于他的舞台。

James从伤痛中走出来,去面对,音乐可以治愈他自己,而他也在治愈别人。

张琪一开口就爱上了他的声音,深沉有力量,不开口温文尔雅,一开口野性十足。

这周还去长江大桥骑行了,就萌生出买山地自行车的念头,共享单车不够酷,我可是小达人呀。第一次在长江大桥停下来拍照,总是担心自己手一抖手机就掉下去了,大晚上还是有点儿恐高。

下周见。

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