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原创 电子元器件商城与数据手册下载网站汇总

总结了现在比较流行的电子元器件商城与数据手册下载网站,帮助硬件工程师在设计电路时获取元器件库存、价格、交期与数据手册等信息。

2022-06-25 20:20:10 41

原创 PCB封装下载网站推荐及其详细使用方法

汇总了当下比较流行的几个原理图符号,PCB封装与对应的3D模型下载网站,网站均支持多种流行的EDA软件,如AD, Cadence, PADS等。

2022-06-08 22:17:25 482 3

原创 Pycharm下载 安装 和谐 与 卸载

一. 简介二. 下载pycharm-professional-2021.3.2带和谐工具.7z链接:https://pan.baidu.com/s/1pgPNMQEec2LYAkYI98Y2Mw提取码:xsyp三. 安装解压压缩包,双击pycharm-professional-2021.3.2.exe开始安装。安装完成!四. 和谐解压解码多多一键永久.7z文件夹,双击运行双击这里就激活一生.vbs即可。和谐完成!五. 卸载六. 说明本文和谐工具,来源于.

2022-03-06 19:41:01 288

原创 Autocad下载 安装 和谐 与 卸载

一. 简介二. 下载AutoCAD 2022 带更新与和谐.7z 百度网盘链接:链接:https://pan.baidu.com/s/1GzY9nXuGbULNuhd810OUCw提取码:86m7三. 安装解压压缩包,进入AutoCAD_2022_Simplified_Chinese_Win_64bit_dlm文件夹,双击Setup.exe开始安装。安装主程序完成,下面安装更新,双击AutoCAD_2022.1.2_Update.exe开始安装更新。四. 和谐复.

2022-03-06 16:16:50 239

原创 避免重复造轮子,我们去哪找FPGA IP或是HDL功能模块?

FPGA开源IP网站

2022-02-27 16:30:13 2034

原创 Cadence Orcad元器件位号重排与原理图页序号重排

一.为什么需要元器件位号重排在画原理图的过程中,增删改的操作是很多的,这使得元器件位号是通常是混乱的。在绘制完成后,通常需要重排一下位号,这样同一功能块的元器件位号是相邻的,这使得画PCB时能比较方便的确定某一元器件的大致位置。在PCB绘制完成后,也可以在PCB上重排位号在反标回原理图,关于这部分的操作可参考我的另一篇博客:Allegro中元器件位号重排并反标回原理图_徐大康的博客-CSDN博客_allegro位号重新排序二. 为什么需要原理图页序号重排在Orcad中,原理图页显示的先后顺序是以数

2022-02-13 20:48:26 2685

原创 使用Anaconda完全替代官方Python

一. 为什么要用Anaconda替代官方PythonAnaconda简介及其下载 安装 配置 使用 卸载_徐大康的博客-CSDN博客_anacondaAnaconda集成了很多的科学计算的第三方库,开箱即用,无需额外下载Anaconda有图形化的库管理界面,方便安装 卸载 升级第三方库Anaconda可以方便的创建虚拟环境而安装其它支持包Anaconda的库管理工具conda比pip更强大,除基本的库管理功能外,还可管理虚拟环境我主要就用Python做一些数据分析,所以对.

2022-01-08 17:29:11 704

原创 Git简介及其下载 安装 卸载

一. 简介GIT(分布式版本控制系统)_百度百科 (baidu.com)git官网:https://git-scm.com/Git是一个免费的开源分布式版本控制系统,旨在快速高效地处理从小型到超大型项目的所有内容。Git易于学习,占用空间小,性能快如闪电。它超越了Subversion,CVS,Perforce和ClearCase等SCM工具,具有廉价的本地分支,方便的暂存区域和多个工作流程等功能。二. 下载Git官网下载:https://git-scm.com/downloads三. .

2022-01-04 22:23:18 170

原创 Verilog功能模块 —— 按键消抖

SystemVerilog编写的按键消抖模块, 能实现自动检测按键是否按下的功能, 不用关心初始电平

2021-12-21 22:39:06 1474

原创 Verilog功能模块——AXI4-Lite协议主机-单次写-使用FIFO

一. 模块功能与应用场景模块功能:AXI4-Lite协议主机,从FWFT FIFO(首字直通FIFO)中读取地址和数据,实现将数据写入到设定的地址中的操作。二. 模块框图与使用说明2.1 模块框图2.2 参数与接口信号参数列表:参数名说明ADDR_WIDTH地址宽度,可设置为任意正数DATA_WIDTH数据宽度,可选32/64RD_CHECK_EN读检查使能,1打开使能,0关闭使能接口列表:接口名说明m_axi_xxx以m_a

2021-12-11 14:14:07 849

原创 Verilog编程陷阱——数组的声明和使用

Verilog数组声明和使用时很可能会遭遇的陷阱

2021-12-10 21:39:31 1957 2

原创 Python学会使用虚拟环境——pipenv

一. 为什么要使用虚拟环境在虚拟环境中安装和卸载库不会影响全局库便于使用特定版本的库,不同项目可以使用不同版本的库,不会相互干扰其它人根据虚拟环境文件可以很方便的搭建与开发者相同的环境二.为什么选择pipenv简单,方便。三.安装pipenv以管理员身份打开CMD,使用pip安装pipenv。pip install pipenv四.使用pipenv安装完成后,在CMD中输入pipenv,会提示各种pipenv的使用信息。4.1 创建虚拟环境pipenv以是基于项目的,首先新

2021-12-07 20:05:46 2460

原创 Xilinx IP解析之FIFO Generator v13.2

Xilinx FIFO IP核详细解析,包含仿真

2021-12-05 20:39:30 2816 3

原创 Vivado如何生成BIN或MCS文件并烧写到FLASH中

一. 参考资料参考资料:UG908 - Vivado Design Suite 用户指南:编程和调试(中文版) (v2021.1)传送门:Xilinx官网——网站关键字搜索——ug908目前(2021年11月29日)最新版是v2021.2,中文版可能要过几个月才出,而次新版v2021.1有中文版,参考此中文版更方便。二. Vivado生成BIN或MCS文件Xilinx的配置文件有好几种,想了解它们之间的区别以及如何使用它们可参考我的另一篇博客。传送门:Xilinx配置文件——BIT、RBT、.

2021-11-30 09:37:48 5136 1

原创 我的Python脚本——生成任意波形并存为txt

一. 脚本功能根据采样点数,采样周期数等参数以及波形的数学表达式,生成任意波形将波形文件转为指定位宽的二进制补码,然后存为txt绘制原始波形和转换为二进制补码后的波形,验证转换是否正确二. 使用效果三. 代码分享# %%import numpy as npimport matplotlib.pyplot as pltfrom matplotlib.pylab import mplmpl.rcParams['font.sans-serif'] = ['SimHei'] #显示中.

2021-11-21 21:18:22 884

原创 Python进制转换的完全实现——2/10/16进制原/补码互转

Python自编函数实现进制转换,包含补码

2021-11-20 22:16:35 1407 2

原创 Python如何导入自己编写的py文件

一. 想要实现的效果新建文件夹将自编模块集中管理可在其它py文件内import 自编模块,像import第三方库一样二. 实现的方法步骤1:将编号的模块 *.py放入文件夹,在我计算机中是:F:\OneDrive\PythonPrj\_myFunction步骤2:新建用户/系统环境变量。变量名:PYTHONPATH变量值:文件夹路径然后就可以实现想要的效果了,以下三种import方式均可。这样做的原理是,Python解释器会去以下三个位置找import的模块:当前文.

2021-11-20 21:26:23 7353 1

原创 Vscode Python输出窗口中文乱码的解决办法

一.最终可行的解决办法新建用户/系统环境变量,用于指定Python运行时的编码方式变量名:PYTHONIOENCODING变量值:utf-8添加完成后重启Vscode,乱码问题就解决了,效果如下:二. 对我没用的解决办法下列方法均尝试过,对我都不起作用,但对其他人可能有用,故在此处列出。py文件开头加:# -*-coding:utf-8 -*-或# coding=utf-8在Vscode 设置文件setting.json中加入"python": "set PYTHO.

2021-11-19 20:34:57 414

原创 Python IDLE 如何清屏

Python IDLE 快捷清屏

2021-11-15 21:49:17 1771

原创 Verilog自编函数clog2替代SV中的系统函数$clog2

先放函数,已验证和$clog2输出一致,注意需满足输入n ≥ 1。// 返回以2为底的n的对数function integer clog2 (input integer n); n = n - 1; for (clog2 = 0; n > 1; clog2 = clog2 + 1) n = n >> 1;endfunction一.为什么需要以2为底n的对数的函数在Verilog编写代码过程中,经常需要根据一个常量来定义一个变量的位宽,例如,要编写一个计数器,计.

2021-11-07 22:22:22 2372 7

原创 如何申请Xilinx的评估IP

最近要开发JESD204B协议,需要用到Xilinx的JESD204 IP核,记录一下申请此IP核的过程,其它Xilinx IP核或者软件申请过程同理。1.申请网址Xilinx JESD204协议IP申请网址:https://www.xilinx.com/products/intellectual-property/ef-di-jesd204.html2.登录Xilinx账户最好用企业邮箱注册Xilinx账号,申请软件下载和评估IP会容易通过。3.填好信息后,点击next可能会报不符合出.

2021-11-06 14:51:45 251

原创 如何申请免费的企业邮箱

一.三家免费的企业邮箱1.1 网易免费企业邮箱网易免费企业邮箱 (163.com)填写信息后不是就注册成功了,后续会有人工客服联系,这个我觉得麻烦,就没往后面走了。1.2 腾讯免费企业邮箱腾讯企业邮箱 (qq.com)腾讯免费企业邮箱必须一同开通企业微信,我不想开通企业微信,遂弃用。1.3 阿里免费企业邮箱1.3.1 申请开通网址免费企业邮箱申请_免费邮箱注册_免费云邮箱_公司邮箱购买价格 - 万网 - 阿里云 (aliyun.com)邮箱绑定域名,然后点立即购买。1.3..

2021-11-06 12:44:04 7136

原创 Anaconda简介及其下载 安装 配置 使用 卸载

Anaconda简介及其下载 安装 配置 使用 卸载一. 简介anaconda(开源的Python发行版本)_百度百科 (baidu.com)Anaconda指的是一个开源的Python发行版本,其包含了conda、Python等180多个科学包及其依赖项。比如:numpy、pandas等conda是一个开源的包、环境管理器,可以用于在同一个机器上安装不同版本的软件包及其依赖,并能够在不同的环境之间切换。简单理解:Anaconda = Python解释器 + 包、环境管理器conda + 预装的各

2021-10-30 12:22:36 4262

原创 PCB走线和过孔通流能力的标准、影响因素及其计算软件

PCB走线和过孔通流能力的标准、影响因素及计算软件在画PCB的时候,我一直对应该用多宽的导线多大的过孔有困惑,线太宽/孔太大难以布线,线太细/孔太小又怕发热影响电路功能。走线/过孔的通流能力和温升到底和哪些因素有关,有没有一些公式或者图表可以在我们选择线宽和过孔时提供指导?本文将研究与PCB走线/过孔的通流能力以及温升的相关影响因素,以及如何选取合适的线宽和过孔大小。.一. 导体与电阻的基本概念参考:电阻(导体对电流阻碍作用的大小)_百度百科 (baidu.com)导体对电流的阻碍作用称为该导体的电

2021-10-30 11:41:27 1951 1

原创 ISE如何固化程序

一. 为什么要固化程序一般来说,烧写使用的bit文件是烧写到FPGA内部,它适用于在线调试,掉电之后,程序就丢失了,需要下次上电重新烧写。固化程序指的的是将程序烧写到FPGA外部的非易失性存储器,一般是FLASH。在FPGA掉电重启会自动从FLASH加载程序,无需再次烧写。二. ISE固化程序步骤1.bit文件生成之后,双击Configure Target Device,打开程序烧写界面即ISE iMPACT2.双击Create PROM File打开msc文件生成界面3.在 Step .

2021-10-30 10:20:12 985

原创 ISE如何封装与使用IP —— 使用ngc文件与仅包含端口的v文件

ISE如何封装与使用IP —— 使用ngc文件与仅包含端口的v文件

2021-10-28 16:33:06 968

原创 Allegro 17.4设置中文界面

一. Allegro 17.4 中文界面效果二. Allegro 17.4 中文界面设置方法2.1 需要打上此时(20210820)最新的S019的升级补丁2.2 设置环境变量变量名:intl_enabled变量值:1要去除中文显示的方法是删除此环境变量,改变量值为0或者False等都没有用。三. 中英文双显示(效果不佳,太占空间了)设置环境变量,如下图:变量名:intl_show_bilingual变量值:1效果图:要去除中英文双显示的方法是删除此环境变量,改变量值为0或.

2021-08-20 23:43:16 6307 3

原创 EDA365 Skill找不到Cadence安装路径的原因与解决办法

EDA365 Skill 安装,无法检测到Cadence安装路径,请确认Cadence软件是否已经安装.

2021-08-20 23:07:30 982 2

原创 Win10重装系统后更改用户文件夹名称的方法

一. 为什么要更改用户文件夹名称最近笔记本电脑的Win10系统重装后,C:\Users文件夹下的用户文件夹名称默认是微软账户的前五位数字(如下图所示),而我们一般习惯用户名是带有意义的字母,所以很多人有需求更改这个用户文件夹名称。二. 如何更改用户文件夹名称以下方法只适用于未安装应用软件的新安装的Win10系统,如果已经安装了大量软件,此方法可能导致软件无法继续使用。用户文件夹是无法直接重命名的,会显示正在被使用,这很好理解,当前登录系统的账户一直在使用此文件夹,当然无法直接重命名,那么只需要换.

2021-08-20 22:50:34 2998

原创 如何在Vmware中安装Win7系统以及Vmware Tools

一. Win7系统镜像下载网址:MSDN, 我告诉你 - 做一个安静的工具站 (itellyou.cn)建议下载Win7 SP1,SP1是重要更新,一般必须包含SP1才能正常运行Win7。二. Vmware新建虚拟机并安装Win7光盘镜像在这一步也可以自定义硬件,而在后面虚拟机硬件完成之后再去更改硬件,效果是一样的。等待安装完成。三. 安装Vmware ToolsVmware Tools使得虚拟机和主机间可以相互拖拽文件,也可以通过复制粘贴交换文件。安装步骤:开.

2021-08-02 21:19:55 3587 8

原创 Cadence原理图导出智能PDF(带图页、位号与网络名书签且文本可搜索)

一. 为什么原理图要导出PDF原理图dsn文件导出PDF主要有以下两个目的:Cadence是硬件工程师的专业工具,其它专业的人员可能没有安装,导出PDF方便其它人查看原理图;Cadence原理图工具ORCAD的启动速度较慢, 当只需查看而不是修改原理图时, PDF文件看起来更方便也能防止误修改。二. Cadence中原理图导出智能PDF的最终效果.智能PDF带书签,文本可搜索,也可以将元器件位号和网络名也导出书签。三. Cadence导出PDF的过程从原理图到PDF需要两个步骤原理.

2021-08-02 00:40:47 3455 6

原创 Xilinx IP解析之 Fast Fourier Transform(FFT) v9.1

前言——两个FFT IP核的区分在Vivado的IP中搜索FFT,会显示出FFT和LTE FFT,如下图所示。FFT就是我们一般使用的FFT IP核,而LTE FFT是什?它和FFT有什么区别?什么时候使用它?为消除这些疑问,下面简单介绍下LTE FFT。LTE(Long Term Evolution,长期演进)项目是3G向4G演进的过渡技术(具体可参考3G、3GPP、LTE、4G解释),此IP是为了满足LTE技术特殊的FFT要求而专门开发的,它与常规的FFT IP核有两个区别:1。LTE FFT.

2021-07-05 18:46:53 3506 5

原创 串口通信简介——发展历史与基本概念

关于数据通信一些基本概念的介绍请参考我的另一篇博文:数据通信的基本概念_徐大康的博客-CSDN博客一. 串口的出现与RS232标准串行接口_百度百科 (baidu.com)串行接口 - 维基百科,自由的百科全书 (wikipedia.org)RS232接口_百度百科 (baidu.com)RS-232 - 维基百科,自由的百科全书 (wikipedia.org)1962年,体积较小的个人计算机还没有出现,那时电传打字机和计算机视频终端都需要与调制解调器进行通信,为规范此通信过程,美国电子工业协.

2021-06-16 21:56:06 1731

原创 数据通信的基本概念

通信和通讯是一个意思,网上多有两词混用的,没什么区分的必要,都指的是数据/信息的传输。本文使用通信一词。一.通信分类1.1 串行通信和并行通信串行通信和并行通信都是计算机科学中的概念,指的都是计算机内部或者计算机与外设之间的通信方式。串行通信:Serial communication,是指使用一条数据线(另外需要地线,可能还需要控制线),将数据一位一位地依次传输,如下图所示。并行通信:Parallel communication,是指使用多条数据线,同时传输多bit数据,如下图所示。计算机通

2021-06-12 23:51:02 1743 1

原创 Verilog功能模块——取滑动平均值(使用FIFO)

一. 模块功能与应用场景模块功能:对输入信号取滑动平均值。滑动平均值:又名移动平均值,在简单平均值的基础上,通过顺序逐期增加新数据、减去旧数据求算移动平均值,借以消除偶然变动因素。参考百度百科:滑动平均法应用场景:对平均值会变化,但变化速度较慢的信号求平均值数字滤波中去除信号的直流偏置二. 模块框图与使用说明参数N表示求N个点的平均值,参数DIN_WIDTH控制输入信号位宽。注意:din与din_valid应对齐clk应就是din与din_valid产生的时钟,这是为了保证一个

2021-05-21 00:19:05 1670

原创 Verilog功能模块——AXI4-Lite协议主机-连续区间写-使用FIFO

一. 模块功能与应用场景模块功能:AXI4-Lite协议主机,从FWFT FIFO(首字直通FIFO)中不断读取数据,写入到一段地址中。应用场景:DDR读写,BRAM读写等AXI接口的存储器件读写。二. 模块框图与使用说明[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-vp0FFCVW-1621354148149)(https://picgo-dakang.oss-cn-hangzhou.aliyuncs.com/img/Verilog功能模块——AXI4-Li.

2021-05-19 00:10:32 383

原创 Xilinx Platform Cable USB II 下载器驱动安装教程——Win10

一. Xilinx JTAG下载器二. 问题描述下载器连上电脑后,在设备管理中显示为 其它设备 -> 未知设备,或者是 Programming cables -> Xilinx Platform Cable USB II Firmware Loader,如下两图所示,这都表明下载器驱动没有正确安装。此时在ISE iMPACT中 点击Initialize Chain,会有如下报错信息:ISE iMPACT报错如下:…Connecting to cable (Parallel P.

2021-05-18 20:19:40 5491

原创 Xilinx IP解析之Processor System Reset v5.0

一. IP概述可参考Xilinx官网Processor System Reset Module概述,以下翻译自官网此IP的概述。产品描述:Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能,从而根据自己的应用来定制设计。主要功能和优势:使异步外部复位(External Reset)信号与时钟同步使异步辅助复位(Auxillary Reset)信号与时钟同步可选外部/辅助复位信号是低电平有效还是高电平有效可选复位信号需持续的最小脉宽可选负载均衡DCM锁定输入生.

2021-05-15 16:10:15 2549 9

原创 Verilog功能模块——符号位扩展

一. 模块功能与应用场景模块功能:符号位扩展应用场景:DDR等存储器通常是32/64位的,数据需要转为合适的位数再存入。二. 模块框图与使用说明输入和输出都是二进制补码,补码的符号位扩展就是补最高位即符号位即可。三. 模块代码/* * @Author : Xu Dakang * @Email : XudaKang_up@qq.com * @Date : 2021-05-14 09:50:48 * @LastEditors : Xu Daka.

2021-05-14 23:47:55 2377

原创 Verilog功能模块——取滑动平均值(使用寄存器组)

一. 模块功能与应用场景模块功能:对输入信号取滑动平均值。滑动平均值:又名移动平均值,在简单平均值的基础上,通过顺序逐期增加新数据、减去旧数据求算移动平均值,借以消除偶然变动因素。参考百度百科:滑动平均法应用场景:对平均值会变化,但变化速度较慢的信号求平均值数字滤波中去除信号的直流偏置二. 模块框图与使用说明参数N表示求N个点的平均值,参数DIN_WIDTH控制输入信号位宽。注意:din与din_valid应对齐clk应就是din与din_valid产生的时钟,这是为了保证一.

2021-05-06 21:29:32 1732 18

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