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数字电路设计与仿真

——陈俊锐

(一)

NCverilog

仿真器，

V

erilog-XL

仿真器及

NClaunch

简介

(二)

SimVision

简介

(三)设计过程简介

(四)实例解说及演示

(一)

NCverilog

仿真器，

V

erilog-XL

仿真器及

NClaunch

简介

1

．

NC Verilog

简介

NC

V

erilog

仿真器都是基于事件算法的仿真器。仿真器读入

V

erilogHDL

描述并进行仿真以

反映实际硬件的行为。

NC V

erilog

是全编译仿真器，它直接将

V

erilog

代码编译为机器码执行。其过程为：

ncvlog

编译

V

erilog

源文件，

按照编译指导

(compile directive)

检查语义及语法，

产生中间数据。

ncelab

按照设计指示构造设计的数据结构，产生可执行代码。除非对优化进行限制，否则源

代码中的元件

(element)

可能被优化丢失。产生中间数据。

ncsim

启动仿真核。核调入设计的数据结构，构造事件序列(时轮)

，调度并执行事件的机

器码。有些事件可能消失

(

从不执行

)

除非限制优化过程。

编译后的所有代码的执行使用同一个核。在交互模式下，可以使用

Tcl

命令及其针对

NC

V

erilog

的扩展命令来修改设计和控制仿真。这将在后面进行详细描述

2

．

V

erilog-XL

简介

Verilog-XL

是一个交互式仿真器，过程如下：

读入

Verilog

描述，进行语义语法检查，处理编译指导

(compiler directive)

在内存中将设计编译为中间格式，将所有模块和实例组装成层次结构

(

设计数据结构

)

。源代

码中的每个元件都被重新表示并能在产生的数据结构找到。

决定仿真的时间精度，在内存中构造一个事件队列的时间数据结构

(

时轮

)

。

读入、调度并根据事件执行每一个语句。

Verilog-XL

采用多种加速算法提高各种抽象级的仿真速度。

，对每种抽象级描述都能很好的仿真。这些加速算法包括

Turbo

算法，

XL

算法及

Switch-XL

算法。

每次重新启动

Verilog-XL

，将重复上述步骤。

当进入交互模式时，可以输入

VerilogHDL

语句并加到设计的数据结构中。

3. NCLaunch,

简介

NCLaunch,

是一个图形界面的用户接口，能帮助你管理大型的设计工程。配置和启动编译

器

NCverilog complier

，描述器

NCverilog elaborator

以及仿真器

Simulator

还可以在

NCLaunch

上运行像

SDF compiler

，

HDL Analysis and Lint, Code Coverage Analyzer,

NCBrowse, and Comparescan.

之类的工具。