青岛理工大学
实 验 报 告
实验课程: 计算机组成原理I
实验 日期: 2013 年 11月3 日, 交报告日期:2013 年11月22
日,成绩:
实验地点:现代教育技术中心101 (计算机实验室)
计算机工程 学院,计算机科学与技术 专业, 班级:计算112
实验指导教师: 刘淑霞 批阅教师:
同组 姓 周伟鑫 张华建
学生 名
学 201107071 201107070
号
一、实验课题:
(1)主要元件设计
1.程序计数器
功能要求:8位二进制计数器,同步并行置数,同步复位 (清零),
三态输出。
提示:注意程序计数器的“ 自动加一”功能。
2 .数据寄存器
功能要求:8位,同步并行置数,双向三态输出。
3 .地址寄存器
功能要求:8位,同步并行置数,三态输出。
4 .指令寄存器
功能要求:8位,同步并行置数。
5 .指令译码器
功能要求:3-8译码器。
(2)仿真
设计仿真波形数据,要考虑到所有可能的情况。在实验报告中必须清
楚说明仿真波形数据是怎样设计的。
二、逻辑设计:
1、程序计数器的设计
8位程序计数器系统框图
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
c
Z
r
ld
et
clk
D7
D6
D5
D3
D2
D 1
D4
D0
8位程序计数器
端口说明:
et :控制程序计数器自动加一的控制端
ld :预置数控制端
r :同步清零端
clk :时钟信号
z :三态控制端口
c :进位输出端口
q :输出端口
d :预置数端口。
2 、数据寄存器的设计:
8位数据寄存器系统框图
z
Q7
Q6
Q4
Q0
8位地址寄存器
loadd
loadq
zq
zd
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
D 1
D7
D6
D5
D4
D3
D2
D0
8位数据寄存器
端口说明:
clk :时钟信号
zd,zq :三态控制端口,其中zd控制d端的三态输出,zq控制q端的三态输
出
loadd ,loadq :同步置数端口,loadd控制d端的同步输入,loadq控制q端
的同步输入
d,q :双向三态输入输出
3、地址寄存器设计:
8位地址寄存器系统框图
Q5
Q3
Q2
Q1
Load
clk
clk
D2
D 1
D3
D7
D6
D5
D4
D0
端口说明:
clk :时钟信号
load :同步置数端口
z :控制三态输出
d :输入端口
q :输入端口
4 、指令寄存器的设计:
8位指令寄存器系统框图
Q7
Q6
Q5
Q3
Q4
Q2
Q1
Q0
指令译码器