logisim 快速加法器设计实验报告_华中科技大学数字逻辑实验

华中科技大学数字逻辑实验

数字逻辑实验报告(1)数字逻辑实验1一、系列二进制加法器设计50二、小型实验室门禁系统设计50总成绩评语(包含预习报告内容、实验过程、实验结果及分析)教师签名姓 名 学 号 班 级 指 导 教 师 计算机科学与技术学院20 年 月 日数字逻辑实验报告系列二进制加法器设计预习报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。3、实验所用设备Logisim2.7.1软件一套。4、实验内容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。(1)一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。(2)一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。(3)串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A A3A2A1A0、B B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S S3S2S1S0和Co为本位和和向高位的进位。(4)先行进位的四位二进制并行加法器利用超前进位的思想设计一个先行进位的四位二进制并行加法