在电路设计中,经常需要Trim来提高输出信号的精度,如BG/Vref/OSC。为了验证Trim范围和Trim精度,通常可以编写Veriloga来实现,之后再在Tran仿真的基础上通过dynamic parameter的方法来验证电路的温度特性。但用Veriloga来实现校准的方法过于麻烦,下面介绍ADE XL中基于pre-run脚本实现自校准的方法,后续还会介绍另一种方法,通过调用calcVal函数的图形界面方式来实现校准。
一、Cadence中Trim/Calibration的实现
在TestNameà右键-àpre-run script,之后选择Enable后,load template可以得到下图1中右边的Skill脚本模板:
图1 Pre-Run 脚本模板
下面对该模板的Pre-run脚本进行说明:
加载ADE XL中的环境变量,为后续的仿真做准备;
在Calibration过程中需要采用的仿真方式,如DC/AC/Tran等都可以,但是只能选择一种。需要说明的是,在Calibration过程中的仿真方式可以和正常工作仿真方式不同(例如,在BG Calibration时,可以采用DC的仿真方法来Trim,获得正确的Trim code,之后在此Tr