图文结合计算机试题,计算机系统结构试题 - 图文_0

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1、计算机系统结构试题 - 图文第一章： 1试述Flynn 分类的4 种计算机系统结构有何特点。 2假设高速缓存Cache 工作速度为主存的5 倍，且Cache 被访问命中的概率为90%， 则采用Cache 后，能使整个存储系统获得多高的加速比？ 3某工作站采用时钟频率为15 MHz、处理速率为10 MIPS 的处理机来执行一个已知混合程序。假定每次存储器存取为1 周期延迟，试问： (1)此计算机的有效CPI 是多少？ (2)假定将处理机的时钟提高到30 MHz，但存储器子系统速率不变。这样，每次存储器 存取需要两个时钟周期。如果30%指令每条只需要一次存储存取，而另外5%每条需要两次存储存取，并。

2、假定已知混合程序的指令数不变，并与原工作站兼容，试求改进后的处理机性能。 4处理机的时钟30 MHz (1)计算在单处理机上用上述跟踪数据运行程序的平均CPI。 (2)根据(1)所得CPI，计算相应的MIPS 速率。 1、 解释图中各控制信号的作用。 2、各流水级存放控制信号的流水线l 1、试分析采用哪种设计方案实现求浮点数除法FPMUL对系统性能提高更大。假定FPMUL操作占整个测试程序执行时间的15%。 一种设计方案是增加专门的FPMUL硬件，可以将FPMUL操作的速度加快到10倍； 另一种设计方案是提高所有FP运算指令的执行速度，使得FP指令的执行速度加快为原来的1.4倍，设FP运算指令。

3、在总执行时间中占40%。(3分) 解：对这两种设计方案的加速比分别进行计算。 增加专门FPDIV硬件方案：Fe = 15% = 0.15， Se = 10 SFPDIV = 1/(1-0.15)+0.15/10)=1/0.865 = 1.156 提高所有FP运算指令速度方案：Fe = 40% = 0.4 ， Se = 1.6 SFP = 1/(1-0.4)+0.4/1.4) = 1/0.886 = 1.13 增加专门FPDIV硬件方案的加速比更高，对系统性能提高更大。 2.设流水线模型机结构如下图所示，采用load前推和数据前推(包括store指令)。假设模型机使用subicc指令，它将根据减。

4、法结果设置标志寄存器Z的内容为0或为1；其它的ALU计算指令不影响Z。指令bne的控制相关处理采用插入nop指令的策略。(7分)带有内部前推及load相关暂停功能的流水线处理机 设有以下指令序列： Lop：load r1, 100(r3) addi r2, r1, 10 store r2, 100(r3) subiccr5, r5, 1 bne r5,lop ；如果r5的内容不为0，则转Lop (1) 按时钟周期画出以上指令序列第1次循环执行及转移到“load r1, 100(r3)”指令，在模型机中执行的时序图，标出内部前推示意。(3分) (2) 如果以上指令序列在流水线CPU执行，当第2条。

5、指令“addi r2, r1, 10”进入EXE级时，试给出ADEPEN、BDEPEN信号的值、WB级信号SLD的值。(2分) ADEPEN l subiccr5, r5, 1 addi r2, r1, 10 bne r5,lop store r2, 100(r3) 第四章： 1、浮点流水线延迟如PPT例4-1，将下面的循环展开并进行指令调度，直到没有任何延迟。 LOOP: LD F0,0(R1); MULD F0,F0,F2; LD F4,0(R2); ADDD F0,F0,F4; SD F0,0(R2); DSUBI R1,R1,#8; DSUBI R2,R2,#8; BNEZ R1, R。

6、0，LOOP; 2、 按PPT例4-4中的一段指令代码和记分牌信息初始状态，试给出SUBD指令写结果前各记录表的状态。 LD LD F6 , 34(R2) F2 , 45(R3) MULTD F0 , F2 , F4 SUBD F8 , F6 , F2 DIVD F10 , F0 , F6 ADDD F6 , F8 , F2 3、采用Tomasulo算法，按PPT例4-6中的一段指令代码和各表的初始状态，试给出SUBD指令写结果前的指令状态、保留站状态和寄存器状态。 第五章： 5.1 某个计算机系统有128字节的高速缓存。它采用每块有8个字节的4路组相联映射。物理地址大小是32位，最小可寻址单。

7、位是1个字节。(1)画图说明高速缓存的组织并指明物理地址与高速缓存地址的关系；(2)可以将地址000010AFH分配给高速缓存的哪一组？(3)假如地址000010AFH和FFFF7AxyH可以同时分配给同一个高速缓存组，地址中的x与y的值为多少？ 5.2 假设对指令Cache的访问占全部访问的75%，而对数据Cache的访问占全部访问的25%。Cache的命中时间为1个时钟周期，失效开销为50个时钟周期，在混合Cache中一次LOAD或STORE操作访问Cache的命中时间都要增加一个时钟周期，32KB的指令Cache的失效率为0.39%，32 KB的数据Cache的失效率为4.82%，64 。

8、KB的混合Cache的失效率为1.35%。又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起的等待。试问指令Cache和数据Cache容量均为32 KB的分离Cache和容量为64 KB的混合Cache相比，哪种Cache的失效率更低？两种情况下平均访存时间各是多少？ 5.3 给定以下的假设，试计算直接映象Cache和两路组相联Cache的平均访问时间以及CPU的性能。由计算结果能得出什么结论？ (1)理想Cache情况下的CPI为2.0，时钟周期为2 ns，平均每条指令访存1.2次。 (2)两者Cache容量均为64KB，块大小都是32B。 (3)组相联Cache中的多路选择器使CPU的时钟周期增加了10%。 (4)这两种Cache的失效开销都是80 ns。 (5)命中时间为1个时钟周期。 (6)64 KB直接映象Cache的失效率为1.4%，64 KB两路组相联Cache的失效率为1.0%。 思考题：数据Cache容量为16KB，块大小为32B，最小寻址单位1字节，采用两路组相联映像方式。 设Cache的物理地址为36位。计算索引位数、标识位数、块内偏移量。。