第一章:
1.试述 Flynn分类的 4 种计算机系统结构有何特点。
2.假设高速缓存Cache 工作速度为主存的5 倍,且 Cache 被访问命中的概率为90%,
则采用 Cache 后,能使整个存储系统获得多高的加速比?
3.某工作站采用时钟频率为 15 MHz、处理速率为 10 MIPS 的处理机来执行一个已知混合程序。假定每次存储器存取为 1 周期延迟,试问:
1)此计算机的有效 CPI 是多少?
2)假定将处理机的时钟提高到30 MHz,但存储器子系统速率不变。这样,每次存储器
存取需要两个时钟周期。 如果 30%指令每条只需要一次存储存取, 而另外 5%每条需要两次存储存取,并假定已知混合程序的指令数不变, 并与原工作站兼容, 试求改进后的处理机性能。
4.处理机的时钟30 MHz
(1)计算在单处理机上用上述跟踪数据运行程序的平均(2)根据( 1)所得 CPI,计算相应的 MIPS 速率。
CPI。
1、 解释图中各控制信号的作用。
2、各流水级存放控制信号的流水线寄存器有何异同?
3、设流水线模型机采用load 前推和数据前推,按时钟周期画出以下指令序列的时序图,标
示出前推示意。
load r2, 12(r3)
addi r4, r2, 10
andr1, r2, r4
store r1, 10(r5)
4、给出节PPT中图的 BDEPEN控制信号的真值表。
半期:
1、
FPMUL对系统性能提高更大。假定
FPMUL操
试分析采用哪种设计方案实现求浮点数除法
作占整个测试程序执行时间的15%。
一种设计方案是增加专门的
FPMUL硬件,可以将
FPMUL操作的速度加快到
10 倍;
另一种设计方案是提高所有
FP 运算指令的执行速度, 使得 FP指令的执行速度加快为原
来的倍,设 FP 运算指令在总执行时间中占
40%。( 3 分)
解: 对这两种设计方案的加速比分别进行计算。
增加专门 FPDIV 硬件方案: F = 15% =
, S
e
= 10
e
S
FPDIV = 1/(+10)=1/ =
提高所有 FP 运算指令速度方案: Fe = 40% =
, S e =
SFP = 1/(+ = 1/ =
增加专门 FPDIV 硬件方案的加速比更高,对系统性能提高更大。
2. 设流水线模型机结构如下图所示,
采用 load 前推和数据前推 (包括 store 指令)。假设模
型机使用 subicc
指令,它将根据减法结果设置标志寄存器
Z 的内容为 0 或为 1;其它的 ALU
计算指令不影响
Z。指令 bne 的控制相关处理采用插入
nop 指令的策略。( 7 分)
带有内部前推及
load 相关暂停功能的流水线处理机
设有以下指令序列:
Lop: load r1, 100(r3)
addi
r2, r1, 10
store r2, 100(r3)
subicc
r5, r5, 1
bne
r5,lop
;如果 r5
的内容不为 0,则转 Lop
(1)
按时钟周期画出以上指令序列第
1 次循环执行及转移到 “ load r1,
100(r3) ”指令,
在模型机中执行的时序图,标出内部前推示意。
(3 分)
(2)
如果以上指令序列在流水线
CPU执行,当第
2 条指令“ addi r2,
r1, 10”进入 EXE
级时,试给出
ADEPEN、 BDEPEN信号的值、 WB级信号 SLD的值。( 2 分)
ADEPEN =
BDEPEN =
SLD=
(3)
设模型机采用延迟转移,调整以上指令序列的顺序,使得指令序列在模型机中执行
时只有最小停顿,写出调整后的指令序列(不需要画时序图)
。(2 分)
解:( 1)
Storer3,100,r2 addMEM
(2) ADEPEN = 3 或( 11)BDEPEN = 1或( 01) SLD=1
3)
Lop: load
r1, 100(r3)
subicc
r5, r5, 1
addi r2, r1, 10
bne
r5,lop
store
r2, 100(r3)
第四章:
1、浮点流水线延迟如PPT例 4-1 ,将下面的循环展开并进行指令调度,直到没有任何延迟。
LOOP: LD F0,0(R1);
MULD F0,F0,F2;
LD F4,0(R2);
ADDD F0,F0,F4;
SD F0,0(R2);
DSUBI R1,R1,#8;
DSUBI R2,R2,#8;
BNEZ R1, R0 , LOOP;
2、 按 PPT 例 4-4
中的一段指令代码和记分牌信息初始状态,试给出
SUBD指令写结果前各
记录表的状态。
LD
F6 , 34