sv编程语言_纯SV语言搭建验证平台

纯

SV

语言搭建验证平台

张静

;

卜刚

【期刊名称】

《计算机技术与发展》

【年

(

卷

),

期】

2020(030)004

【摘要】

面对日益复杂的芯片系统设计和

IP

的高度集成方式

,

验证的重要性日

益增加

.

传统的验证主要依赖于直接测试

,

虽然直接测试平台也可以采用有限的随

机方式

,

但是通常是通过产生随机数的方式来实现的

,

而不是在每个数据单元简单

地写入预先设定的值

.

直接测试方法适合于小设计

,

但一个典型

SoC

设计需要上

千个测试用例

,

耗时太长

.

因此提升验证产量的唯一方法是减少产生测试所消耗时

间

.

基于

SystemVerilog

具有丰富语言能力、能描述复杂验证环境、产生带约束

的随机激励、面向对象编程、功能覆盖率统计等诸多优点

,

因此可以采用

SystemVerilog

语言功能构建一个验证平台

.

搭建验证环境时

,

可以应用带约束随

机

激

励

产

生

方