sv编程语言_SV语言学习笔记----数据类型1

作者主要从事FPGA开发，但是对IC验证非常感兴趣。于是开始学习System Verilog语言，本专栏是作者学习的笔记，一方面可以加深学习的记忆，另一方面是做个总结，方便查阅。今天的内容主要介绍SV的基本数据类型。在学习一种编程语言的时候，首先需要了解语言的基本数据类型。

1.内建数据类型

在Verilog中常使用reg和wire两种数据类型来表示寄存器和网线。而在SV中使用logic来替代这两种数据类型，方便验证工程师使用。但是需要注意，接口是双向的，就要使用wire。logic可以表示4种状态X,Z,0,1。Z表示的是高阻态，X表示的是不确定态，0表示的是低电平状态，1表示的是高电平。

除了向logic这种四值逻辑数据类型，还有二值逻辑数据数据。与logic相对应的就是bit。bit。bit只可以表示两种状态：0和1.

四值逻辑类型：logic，integer，reg，wire，tri；

二值逻辑类型：bit，byte，shortint，int，longint。

按照有符号和无符号分：

有符号类型：byte，shortint，int，longint，integer；

无符号类型：logic, bit, wire, reg, tri。

四值逻辑类型的默认值为X。

例1

logic[7:0]   a = 8'b1000_0000;     //十进制数据为128

byte b = 8'b1000_0