verilog 定义位宽为1的_「干货」Verilog代码转VHDL代码经验总结

Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结，欢迎批评指正。

当我们刚开始学习FPGA时，一定会遇到一个问题：

学习Verilog还是VHDL？

等我们学习FPGA到一定程度参加面试时，面试者也会问你一个问题：

你以前用Verilog还是VHDL开发？

你已经习惯某种语言，也发现语言不是学习FPGA时需要考虑的问题，它仅仅是硬件描述语言工具而已。可是，当你发现一份和你使用语言不同的代码作为参考时，你又开始想：

我以后的工作是不是要二种语言都会，这样工作才会得心应手？

事实上，两种语言之间是可以相互转换的。

对于我们做FPGA开发人员来说，如何快速在Verilog和VHDL之间互转，加快开发产品的进度，而不是因为只懂某一种语言而局限了自己的开发。

Vivado可以看两种语言的差异

Verilog与VHDL语法是互通且相互对应的，如何查看二者对同一硬件结构的描述，可以借助EDA工具，如Vivado，打开Vivado后它里面的语言模板后，也可以对比查看Verilog和VHDL之间的差异。

XHDL软件

转换所用软件如下图所示：

上图是把转换成VHDL格式的代码，再转换回verilog后与原代码对比的图，可以看出，一些注释之类的信息都没有了，原来的代码规范和风格也发生了变化。

在转换的过程，该软件对代码中的汉语注释不支持，如果出现汉字就无法转换。

笔者之前就曾试着写过Verilog转VHDL代码的工具，见：Verilog HDL代码转VHDL代码，无奈因为不是软件开发出身，写出来的东西通用性和完善性很差。写到此处，再次想起汉天下董事长杨清华所说的话，互联网讲究的是差异化的商业模式，很牛的产品定义，早期