通过matlab对verilog中无符号数、有符号数进行转化

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在FPGA 设计过程中经常会遇到关于数表示之间的转化问题，最常见的是无符号数和有符号数之间的转化问题。
（1）在FPGA设计过程中，能够很直接的看出数字的位宽，但经常以无符号数的形式输出，在后继的处理中往往要将之转化为有符号数（如：计算频谱）：
对于一个比特宽度为W的有符号数，其值往往可以表示为(令W = 4)：
 -1*b3*2^3  +  b2*2^2 +  b1*2^1 + b0*2^0
根据这一原理，给出以下Matlab 代码：
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