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RSS订阅原创 【HLS的顶层函数握手信号ap_ctrl说明】
对于顶层函数握手信号ap_ctrl的设置，可是设置成三种：1、ap_ctrl_hs：包含ap_start，ap_ready，ap_idle，ap_done四个信号。1.1：该模块在ap_start升高之后开始操作。1.2：在ap_start拉高之后，输出ap_idle立即变低，表示设计不再空闲。1.3：ap_start信号必须保持高位，直到ap_ready变为高位。一旦ap_ready拉高：一、如果ap_start仍然很高，设计将启动下一个事务；
2024-06-20 15:30:18
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原创 FPGA有符号数截位
DDC处理之后的数据为int16类型，进行调制调制模块处理需要转为int8类型。当前采用的处理方法为该代码相当于对数据进行向下取整，或者说是向小取整。即大于零的数，舍掉小于256的数，相当于按照256取整，取整的小数部分舍去；小于零的数，相当于按照-256取整，小数部分向上加1.这种方法产生较大的量化误差。将原先小的负数，截取低8bit后，量化为了-1。小的正数，截取低8it后，量化为0. 这样就会产生较大的直流分量。
2024-06-03 23:12:58
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原创 testbench产生奇数周期时钟
在Verilog中，timescale 声明是用来指定仿真时钟的时间单位和精度。这个声明必须出现在模块定义之前，并且通常放在所有其他声明之前。
2024-05-21 14:37:44
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原创 matlab中生成有符号数字符文件
89的二进制表示为 − 1011001 -1011001−1011001，其原码表示为 11011001 1 101100111011001，其反码表示为 10100110 1 010011010100110，则其补码表示为 10100111 1 010011110100111。原文链接：https://blog.csdn.net/phunxm/article/details/129064333。负数：反码加1得到补码，符号位为1。正数：数表示，符号位为0。
2024-05-20 14:36:04
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空空如也
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