FPGA串口通信c语言程序,【技术分享】FPGA杂记之基础篇二及Demo案例

本文接续上一篇《FPGA杂记基础篇》，继续为大家分享IP例化和几个基于FPGA芯片实现的Demo工程。

IP例化

IP即是一个封装好的模块，集成在相应的开发环境里面，以安路的TD软件为例，不同系列的芯片集成了不同的IP模块，可以通过软件例化调用。

以下是安路TD4．6．5集成的EF3L40CG332B的相关IP。

1．1 PLL＆RAM

以例化PLL和RAM为例，实现两个异步双口 RAM。

读写时钟都设置 100Mhz， 两个 RAM 为 RAMA 和RAMB， 深度为 1024，位宽为 8bit，写入数据为 8bit，100Mhz 持续数据流， 当 RAMA被写入 1024 字节数据后切换到写 RAMB， RAMB 被写入 1024 字节后切换 RAMA。以此循环类推。

当 RAMA 被写入 1024 字节时， 给读时序提供一个启动信号读取 RAMA 的数据， 读取完 RAMA 的 1024 字节数据时， 切换读 RAMB 以此类推。

这个工程的工程结构如下图：

首先EF3L40CG332B＿DEV开发板提供了25Mhz的晶振时钟输入到EF3L40CG332B的时钟管脚。

想要得到100Mhz的读写速率，需要先用PLL得到倍频时钟。

在tools目录下点击IP Generator进入IP core页面，并选择PLL，输入时钟填入板子晶振25Mhz。

输出时钟填入所需要的100Mhz，并从C0输出。

设置完成后，生成的module声明如下(完整模块可参考代码)

再生成ram的IP模块。

在IP core中选择RAM。

Memory type选择简单双口ram，memory size设置位宽8bit深度1024。

设置完成后，生成的module声明如下。(完整模块可参考代码)

然后编写顶层文件并且在顶层例化PLL和RAMA、RAMB。

顶层文件中主要是对ram的输入口进行时序操作，包括ramA、ramB的读地址，写地址、使能信号和输入输出数据，详细代码笔记中不再赘述，可以直接参考代码。

可综合模块编写完成后，编写仿真模块并使用仿真软件进行仿真。

由于本次工程使用到了安路的IP库，因此也需要在modelsim中添加相应的安路仿真库，添加方法如下：

首先在modelsim的安装目录下面编辑modelsim的初始化文件modelsim．ini，右键属性后，将它的只读属性取消，然后用文本文件(本工程使用的是notepad＋＋)编辑。

在modelsim．ini的［library］列表下添加安路的仿真库文件目录，安路所有的仿真库文件都在安路的编译软件TD安装目录下的sim文件夹中，此处将其所有的库文件都复制进了modelsim的文件夹里，若不复制，也可直接输入安路文件夹的路径。

保存后退出，打开modelsim并创建工程，编译通过后，进入仿真步骤，在simulate状态栏下选择start simulate，如下图：

选择后进入到如下页面：

选择仿真的顶层并且关闭优化选项。

同一个窗口打开libraries页面并在search libraries栏右侧选择add，下拉列表选择对应的ef3的库文件。