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RSS订阅原创 FIFO FWFT Write or Read 时序图
fifo fwft 读写时序仿真图 测试代码仿真代码测试代码`timescale 1ns / 1psmodule test ( input wire clk, input wire srst ); wire clk_50m; wire [8:0] data_count; wire full, empty; reg [15:0] di
2021-03-29 22:36:49
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原创 verilog的分频模块，给定分频参数（2-1023）输出对应的信号
1.参考博客https://www.cnblogs.com/zhangxianhe/p/11083208.html2.分享下我的代码//分频系数在1000以内的verilog程序 50%占空比module test_top(input clk_50m, //输入时钟input rst, //异步复位信号input [9:0] coe, //分频系数output wire
2020-12-07 15:59:42
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原创 verilog简单奇校验
介绍·奇偶校验：根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 粘贴的例如发送端传输字节8’bx0111010;x是校验位，使用奇校验，因为字节中有效数据位中1的个数为4位，所以x位填1，是字节满足1的个数为奇数。.
2020-12-02 21:27:04
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原创 FPGA扫描灯，基于呼吸灯(由亮渐渐变暗)
扫描灯从左到右，从右到左module scaning_led_top(input clk,input rst,output reg [7:0] led);wire led1,led2,led3,led4,led5,led6,led7,led8;reg [8:0] ws = 9'b1111_11111;reg [23:0] cnt = 0;localparam T_250ms = 50_000_000 / 4 ;always @(pose.
2020-12-01 14:31:37
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原创 FPGA呼吸灯
1、呼吸灯。控制一个LED灯在1s内从灭慢慢到亮，下一秒内从亮慢慢到灭。循环往复。提示：LED的亮度可以由点亮时间与熄灭时间长度来控制。比如一个毫秒里，亮0us，灭1000us，下一毫秒亮1us灭999us，下一下毫秒里，亮2us灭998us，在下一毫秒里，亮3us灭997us，依次进行下去，直到1000us亮，0us灭。`timescale 1ns / 1psmodule breathing_led( input wire clk,//50M始终 input wire nrst,
2020-11-27 21:07:59
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原创 FPGA时钟显示支持按键调整
仅供参考数码管驱动module segdriver(input wire clk,input wire rst_n,input wire [23:0] idata, //显示数据input wire [5:0] idp, //分隔符(小数点)显示位置input wire [5:0] iflash,
2020-11-24 19:29:11
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原创 二进制序列十进制显示
移位大4加3转换法。 可以理解为到10，进位法。相似 if(x0 == 10) x1 = x1 + 1; x0 = 0;的道理。算法执行图示 3.20位二进制序列(999999)转24位BCD码程序module toBCD( input wire rst, input wire [19:0] idata, output wire [23:0] six_bcd); reg [43:0] workdata; in.
2020-11-20 14:54:07
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空空如也
空空如也
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