本文介绍了如何在Quartus II 9.0环境中，利用原理图方式设计并验证FPGA电路。通过两个实验，包括4-16译码器的拼接和M=12/M=20计数器的设计，详细阐述了从新建项目到仿真波形分析的全过程，特别关注了竞争冒险现象和计数器的溢出特性。
在Quartus II 9.0中 使用原理图的方式， 进行以下三个实验，把本科数字电路中熟悉的74系列集成电路， 在EDA工具中重新应用一次。
实验1：拼接 4-16译码器
- 用2片3-8 译码器拼接成4-16 译码器
- 仿真验证电路的正确性
- 注意观察输出信号的毛刺（竞争冒险）
实验步骤：
1.打开Quartus II 9.0，点击“File”——“New Project Wizard ”，新建一个项目；
2.项目建立完成后，点击“New File”——“Block Diagram/Schematic”,建立空白原理图文件，双击BDF空白处，添加组件符号。原理图如下：
3.点击“Processing”——“start compilation”或者直接点小三角快捷图标，进行编译，并检查是否有错误；
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