Verilog RTL 代码设计

最新推荐文章于 2022-04-10 15:33:16 发布
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本文通过11个Verilog小型电路模块的设计，包括4选1MUX、交叉开关、优先编码器、译码器、加法器、乘法器、计数器和状态机等，深入探讨了电路的RTL结构、波形仿真和资源消耗。通过对比不同电路，揭示了资源消耗与电路复杂度的关系，特别是对于无符号加法器、流水线加法器和无硬件乘法器芯片的资源开销进行了详细分析。
摘要由CSDN通过智能技术生成

通过11个TL小型电路模块的代码编译，观察电路的RTL结构和波形仿真的时序，快速了解如何设计基本的电路组件。

1.做一个4选1的mux，并且进行波形仿真，和2选1的mux对比，观察资源消耗的变化；

Verilog代码如下：

RTL视图如下：

波形仿真结果如下：

资源消耗如下：

对比2选1的mux（如下图），可以看出4选1的mux实际上就是在2选1的mux上进行拓展，选用2位的控制信号控制4位输入信号择输出，资源消耗较2选1的mux要多。

 

2.编写一个4X4路交叉开关的RTL，然后编译，看RTL View 比较2x2与4x4之间消耗资源的区别。通过对比资源，你有什么结论？

Verilog代码如下：

RTL视图如下：

波形仿真结果如下：

资源消耗如下：

对比2X2的交叉开关（如下图），可以看出4X4的交叉开关消耗资源成倍增长，2X2路的交叉开关核心思想就是使用2个输出分别对应1个1位的控制信号，选择该输出哪一个输入信号。如此，则每个输出对应一个2位的控制信号，从4个输入信号中选择一个进行输出，然后并联输出。

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weixin_37298962
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