软硬件协同加速论文阅读
zwconn
这个作者很懒,什么都没留下…
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A 45nm 1.3GHz 16.7 double-precision GFLOPS/W RISC-V processor with vector accelerators
1、简介 RISC-V 由Berkeley开发,完全开源的通用ISA,除了ISA外Berkeley还配套实现了RISC-V SOC开发框架chipyard,包括基于chisel语言SOC生成器,SOC FPGA仿真平台friesim,RISC-V应用开发编译工具链等工具。 大多说论文提出的加速器,比如GPU,使用了独立的指令集,它们有着和CPU虚拟空间独立的内存空间,因此需要使用加速器ISA彻底修改应用,并且无法利用CPU的虚拟环境。RSIC-V可以灵活的拓展加速器并且不会牺牲CPU的虚拟环境。 2、流片原创 2020-12-28 09:59:55 · 290 阅读 · 0 评论 -
2014 Micro. Architectural Specialization for Inter-Iteration Loop Dependence Patterns
摘要-动机 怎么实现 结果怎样 总结收获,启发原创 2020-12-23 11:11:05 · 133 阅读 · 0 评论