IC学习之静态时序分析
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关于静态时序分析的知识
四处化缘的懒癌患者
以实践操作为荣, 以只看不练为耻
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基本的同步时序路径约束
基本的同步时序路径约束先读文章:《时序逻辑电路的建立,保持时间裕量分析》我们设计的同步时序电路示意图如下。从上面的示意图可知,一个同步时序电路的时序路径无非就是四种:先看路径(2),从内部寄存器到内部寄存器。如文章《时序逻辑电路的建立,保持时间裕量分析》中的详细描述,要满足如下建立保持时间要求。对于EDA来说,tsetup(寄存器建立时间要求),tcq(寄存器输出延时),thold(寄存器保持时间要求)它都是知道的。在忽略tjitter(时钟抖动)的情况下,我们需要告诉EDA我们的时钟周期,tcycle转载 2022-06-14 15:34:40 · 872 阅读 · 0 评论 -
STA圣经之: Slow to Fast Clock Domains
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录Slow to Fast Clock Domains?总结注意:这里的时钟都是同源的,这是Timing across Clock Domain分析的基础。如果时钟是异步的,那么需要设置set_false_pathSlow to Fast Clock Domains?Let us examine the setup and hold checks when a path goes from a slowerclock do.原创 2022-05-09 10:41:06 · 521 阅读 · 0 评论