Verilog HDL语言设计
NUAA舜哥
这个作者很懒,什么都没留下…
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Verilog HDL-串口RS232实现
串口简介 通用异步收发传输器,简称UART。 UART是一种通用的数据通信协议,发送数据时将并行数据转换为串行数据来传输,接收数据时将接收到的串行数据转换为并行数据。原创 2021-10-30 14:58:33 · 1064 阅读 · 1 评论 -
Verilog HDL-IP核开发-FIFO-IP核(三)
1.IP核的基本概念 IP(Intellectual Property)即知识产权。在半导体产业将IP核定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之,IP即电路功能模块。 在数字电路中,将常用的且比较复杂的功能模块设计成参数可修改的模块,方便用户直接调用。2.IP核的分类 HDL语言形式---软核;网表形式---固核;版图形式---硬核;3.FIFO——IP核简介 FIFO(First In First Out,即...原创 2021-10-27 14:17:34 · 2146 阅读 · 0 评论 -
Verilog HDL-IP核开发-ROM-IP核(二)
1.IP核的基本概念 IP(Intellectual Property)即知识产权。在半导体产业将IP核定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之,IP即电路功能模块。 在数字电路中,将常用的且比较复杂的功能模块设计成参数可修改的模块,方便用户直接调用。2.IP核的分类 HDL语言形式---软核;网表形式---固核;版图形式---硬核;3.IP核的典型应用 ROM-IP核简介: ROM是只读存储器(Rea...原创 2021-10-18 13:09:02 · 2086 阅读 · 0 评论 -
Verilog HDL-PLL-IP核开发(一)
1.IP核的基本概念 IP(Intellectual Property)即知识产权。在半导体产业将IP核定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之,IP即电路功能模块。 在数字电路中,将常用的且比较复杂的功能模块设计成参数可修改的模块,方便用户直接调用。2.IP核的分类 HDL语言形式---软核;网表形式---固核;版图形式---硬核; ...原创 2021-09-28 13:53:29 · 2303 阅读 · 0 评论 -
Verilog HDL实现状态机(二)
上一章中,可乐的定价为3元,且只能投一元的硬币,不可以找零,实现了简单版本的状态机,本章,将可乐定价为2.5元,可以投1元,0.5元的硬币,可以找零;原创 2021-09-23 14:21:40 · 448 阅读 · 0 评论 -
Verilog HDL实现状态机(一)
1.状态机简介 状态机简写为FSM(Finite State Machine),也称为同步有限状态机。 分类:Moore型状态机,输出与输入相关,与当前无关; Mealy型状态机,输出与输入及当前相关;2.可乐机状态机 可乐机状态机模拟功能:投入3枚硬币,出一瓶可乐; 模块框图如下: 状态转移图如下:Moore型状态机:Mealy型状态机:其中,ID...原创 2021-09-16 18:13:15 · 1558 阅读 · 0 评论