Verilog HDL-IP核开发-FIFO-IP核（三）

1.IP核的基本概念

        IP（Intellectual Property）即知识产权。在半导体产业将IP核定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之，IP即电路功能模块。

       在数字电路中，将常用的且比较复杂的功能模块设计成参数可修改的模块，方便用户直接调用。

2.IP核的分类

   HDL语言形式---软核；网表形式---固核；版图形式---硬核；

3.FIFO——IP核简介

        FIFO（First In First Out，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。之前提到的ROM和RAM是按照地址进行读写的。

       写操作：wr_clk、wr_req、wr_data;

       读操作：rd_clk、rd_req、data_out；

FIFO在跨时钟传输数据的典型应用如下：

 FIFO在前后带宽不同步传递数据的典型应用如下：