二颖的博客

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主要介绍3种方法：方法1：求平均法原则上的灰度，就是让R=G=B，那顾名思义，可以直接求平均，如下：gray = (R+G+B)/3这里有除法，这里将3改为256，这里公式变为gray =（(R+G+B)*85）>>8。图像显示时用（gray,gray,gray）替代（R,G,B）即可。（注：为什么将256替换3？在FPGA实现中，除法一般使用移位进行替换，适用于2...

参考教程：https://www.cnblogs.com/kingstacker/p/9810704.html前言使用场景：在使用In system debug时需要使用按键触发查看相关信号，但不想用板子上的按键。VIO：Virtual input output，即虚拟IO。主要用作虚拟IO使用；VIO的输出可以控制模块的输入，VIO的输入可以显示模块的输出值。连接如下图：...

目前使用verilog实现了某个算法，想要在别的工程中调用。如何实现？还没有具体实现，后期可能会做这一步工作。http://bbs.21ic.com/icview-276543-1-1.htmlhttps://www.cnblogs.com/adamite/p/ise_ngc.htmlhttps://zhidao.baidu.com/question/170363799724919...

1、双向端口简介实现双向端口的典型方法是三态缓冲器也称三态门，它常用于双向数据总线的构建。在数字电路中，逻辑输出有两个正常态：低电平状态（对应逻辑0）和高电平状态（对应逻辑1）；此外，电路还有不属于0和1状态的高阻态（对应逻辑Z  ）。所谓高阻，即输出端属于浮空状态，只有很小的漏电流流动，其电平随外部电平高低而定，门电平放弃对输出电路的控制。或者可以理解为输出与电路是断开的。最基本的三态缓冲器...

（一）建立IP核除法器divider generator core1、右击顶层模块，选择"New Source"2、在弹出的窗口选择"IP(CORE Generator & Architecture Wizard)"，在''File name''下面命名IP核的名字。 3、选择"Math Functions"，然后点击"Dividers"下的"Divider Gener...

最近做项目卡住了，仿真已经通过了，可是将程序下载到板子调试时，chipscope中获取信号时，所有信号一直保持高或者低，没有任何变化。后来查资料知道，我只做了功能仿真，没有做时序仿真，可能还有没有发现的问题。事实证明，每个仿真都需要做。一、前言FPGA设计验证包括功能与时序仿真和电路验证。功能仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。仿真过程中没有加入时...

ISE与ModelSim联合仿真时，在仿真文件中如何读取txt文档数据和写入txt文档。一、读取txt文档数据在Verilog HDL程序中有两个系统任务$readmemb和$readmemh用来从文件中读取数据到存贮器中。这两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种：1) $readmemb("<数据文件名>",<存贮器名>);2) $r...

转自：https://www.cnblogs.com/happyamyhope/前言：首先谢谢原博主的文章，对我的帮助很大，提供了一个完整的思路，极大方便了我将算法移植到FPGA上。实现步骤：1.查看了中值滤波实现相关的网站和paper；2.按照某篇paper的设计思想进行编程实现；3.对各个模块进行语法检查、波形仿真、时序设计、调试验证；4.与matlab的中值滤波结...

1.总线和总线操作总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中只要电路的规模允许，我们可以比较自由地来确定总线的位宽，因此可以大大提高数据流通的速度。适当的总线的位宽，配合适当并行度的运算逻辑和步骤能显著地提高专用信号处理逻辑电路的运算能力。各运算部件和数据寄存器组可以通过带控制端的三态门与总线的连接。通过对控制端电平的控制来确定在某一时间片段内，总线归哪两个或哪几个部件使...