FPGA(ISE\Modelsim)
修行进行时
这个作者很懒,什么都没留下…
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使用Vivado将包含Xilinx IP的用户模块封装成网表文件(也适用不包含Xilinx IP的用户模块)
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声...转载 2019-11-21 09:10:24 · 833 阅读 · 0 评论 -
RGB转Gray算法实现
主要介绍3种方法:方法1:求平均法原则上的灰度,就是让R=G=B,那顾名思义,可以直接求平均,如下:gray = (R+G+B)/3这里有除法,这里将3改为256,这里公式变为gray =((R+G+B)*85)>>8。图像显示时用(gray,gray,gray)替代(R,G,B)即可。(注:为什么将256替换3?在FPGA实现中,除法一般使用移位进行替换,适用于2...原创 2019-11-19 15:23:42 · 1495 阅读 · 0 评论 -
Vivado中vio的使用
参考教程:https://www.cnblogs.com/kingstacker/p/9810704.html前言使用场景:在使用In system debug时需要使用按键触发查看相关信号,但不想用板子上的按键。VIO:Virtual input output,即虚拟IO。主要用作虚拟IO使用;VIO的输出可以控制模块的输入,VIO的输入可以显示模块的输出值。连接如下图:...转载 2019-11-19 09:59:59 · 20230 阅读 · 1 评论 -
ModelSim_10.1a安装教程
ModelSim_10.1a的安装比较简单,双击“modelsim_win64_10.1a-se.exe”,开始安装。后续一直默认安装即可。安装完成之后,先别着急打开Modelsim,不然打开会出现错误。需要破解。1、打开“Modelsim 10.1a crack”文件夹,将MentorKG.exe和patch_dll.bat两个文件黏贴到Modelsim的安装目录“C:\modeltech_...原创 2019-01-29 13:38:01 · 7330 阅读 · 1 评论 -
ISE14.7联合Modelsim10.1a设置
本文介绍ISE工具调用modelsim工具进行仿真,在modelsim工具中调用ISE工具中的仿真库文件。1、产生ISE仿真库文件,在“Xilinx Design Tools->ISE Design Suite->ISE Design Tools->64-bit Tools->Simulation Library Complication Wizard”选项,点击打开。...原创 2019-01-29 14:44:16 · 3612 阅读 · 0 评论 -
FPGA如果没有外部复位信号,如何产生复位信号,初始化所有寄存器?
对于FPGA,没有专用的复位引脚。它的任意一个I/O口都可以用作复位引脚。但是,作为if复位,最希望该引脚由全局时钟驱动,到达每个寄存器的时间时间是一样的。如果没有外部复位信号,该如何对所有寄存器初始化?有两种方法,第一种使用PLL的locked信号;第二种是写一个自复位信号。一、可以使用PLL的locked信号。使用PLL锁相环倍频时钟时,PLL锁相环的locked信号上电为低;当PLL...原创 2019-02-23 21:46:53 · 9703 阅读 · 0 评论 -
FPGA error:buffers of the same direction cannot be placed in series.
锁相环PLL默认输入前端有个IBUFG单元,在输出端有个BUFG单元。而两个BUFG(IBUFG)不能相连,所以会报这样的错误。ERROR:NgdBuild:770 - IBUFG 'u_pll0/clkin1_buf' and BUFG 'BUFG_inst' on net 'clkin_w' are lined up in series. Buffers of the same d...转载 2019-02-23 21:57:30 · 2111 阅读 · 0 评论 -
持续更新——FPGA(ISE和Modelsim) 随笔记录
1、FPGA资源消耗分析不同系列的FPGA着眼点主要是器件的尺寸,嵌入式存储器、嵌入式乘法器或者DSP模块等逻辑器件资源,以及器件是否包含了处理器内核(注意,当处理器内核不存在时,仍然可以通过逻辑器件资源实现软处理器)。在逻辑单元数量方面,1k代表1000单元。RAM的大小按比特位来计算,其中1K=1024比特位。RAM的总数代表了FPGA上可用的专用RAM模块,但并不包括交织型RAM。资...原创 2019-02-13 21:30:53 · 3310 阅读 · 1 评论 -
FPGA结构简介
1、总体结构FPGA内部最主要的、最需要关注的部件是CLB(Configurable Logic Block,可配置逻辑块)、Input/Output Block(输入/输出块)和BlockRAM(块RAM)。CLB是FPGA具有可编程能力的主要承担者。通过配置这些CLB可以让FPGA实现各种不同的逻辑功能。Input/Output Block分布在FPGA的周边,也具有可编程特性,可以配置支...转载 2019-03-21 22:11:10 · 1007 阅读 · 0 评论 -
Xilinx USB cable 有黄色感叹号
仿真器XILINX Platform Cable USB II连接不成功,并且在chipscope中点击连接时,提示以下错误:ERROR: Could not open plug-in of the type: digilent_plugin. Please check to make sure the correct plug-in for this type is properly ins...原创 2019-03-22 10:41:23 · 4694 阅读 · 1 评论 -
将verilog编写的工程封装BlackBox
目前使用verilog实现了某个算法,想要在别的工程中调用。如何实现?还没有具体实现,后期可能会做这一步工作。http://bbs.21ic.com/icview-276543-1-1.htmlhttps://www.cnblogs.com/adamite/p/ise_ngc.htmlhttps://zhidao.baidu.com/question/170363799724919...原创 2019-07-10 22:05:38 · 1293 阅读 · 0 评论 -
win10操作系统安装ISE14.7
1、运行Xilinx_ISE_DS_Win_14.7_1015_1目录下的xsetup.exe的应用程序;2、在弹出的Welcom对话框中选择Next;3、勾上图中的两个勾,接收条款,再点击Next;4、勾下图中的勾,接收条款,再点击Next;5、选择ISE Design Suite System Edition(默认),再点击Next;6、保持默认的安装选...原创 2019-01-29 13:21:21 · 8726 阅读 · 3 评论 -
ISE生成的bit文件过大,如何优化?
问题:在使用ISE时生成的bit文件有4.02MB,但是,板子上的flash(XCF32PVOG48C)只有32Mb。将bit文件转化成mcs文件时,提示如下错误:方法:1、右击"Generate Programming File",点击"Process Properties"。2、在-g compress后面打勾,压缩一下,再生成mcs后占用的数据空间可能就够了。...原创 2019-01-14 22:01:24 · 3218 阅读 · 0 评论 -
TMS320C6455的EMIF与FPGA通讯
一、EMIF简述64x的EMIF是用于片外存储器扩展和外部数据接口的一种并行数据传输片上外设。使用过程需要通过软件编写配置程序,使片上外设的的硬件电路实现特定的时序逻辑功能,构成与外部存储器或外设设备之间的无缝高速数据传输通道,因此,EMIF工作需要软硬件相互配合,属于混合基体。EMIF可以通过EDMA与存储空间直接关联,整个数据传输可以与CPU工作并行,增加了算法执行的时间效率。图为...原创 2018-12-29 16:24:30 · 5840 阅读 · 4 评论 -
ISE中chipscope的使用教程
参考文章链接:https://blog.csdn.net/rill_zhen/article/details/8115756http://www.cnblogs.com/liujinggang/p/9813863.htmlhttp://www.eefocus.com/guoke1993102/blog/15-12/375730_3a621.html一、软件平台操作系统:wind...转载 2018-11-06 15:58:46 · 26979 阅读 · 5 评论 -
xilinx FIFO的使用及各信号的讨论
转自:http://www.eefocus.com/guoke1993102/blog/15-06/313183_36284.htmlFIFO的完整英文拼写为First In First Out,即先进先出。FPGA或ASIC中使用到的FIFO一般是指对数据的存储具有先进先出特性的一个存储器,常被用于数据的缓存或者高速异步数据的交互。FIFO从大的情况来分,有两类结构:单时钟FIFO(SC...转载 2018-11-06 10:40:52 · 2828 阅读 · 0 评论 -
锁相环PLL:Xilinx PLL IP核使用方法
转自:https://blog.csdn.net/qq_30866297/article/details/523552451. 时钟与振荡电路在芯片中,最重要的是时钟。那时钟是怎么来的呢?时钟可以看成周期性的0与1信号变化,而这种周期性的变化可以看成振荡。因此,振荡电路成为了时钟的来源。2. PLL与倍频晶振由于其频率的稳定性,一般作为系统的外部时钟源。但是晶振的频率虽然稳定,但是...转载 2018-11-05 21:47:09 · 9076 阅读 · 1 评论 -
使用ISE时,使用IP核创建简单双端口RAM,即Simple Dual Port RAM的方法
使用ISE时,使用IP核创建简单双端口RAM,即Simple Dual Port RAM的方法。转自:https://jingyan.baidu.com/album/6f2f55a1681706b5b83e6c65.html?picindex=4step1:在项目上右键,新建,在新建界面选择IP Core(IP核),命名并创建。然后会自动打开New Source Wizard,展开...转载 2018-11-05 21:27:42 · 7968 阅读 · 0 评论 -
使用matlab和ISE 创建并仿真ROM IP核
转自:http://www.cnblogs.com/happyamyhope/p/5498745.html文章主要内容:1.使用Xilinx创建单口ROM;2.如何使用.coe文件初始化ROM;3.使用modelsim仿真单口ROM。转载 2018-11-05 16:32:05 · 934 阅读 · 0 评论 -
verilog实现中值滤波
转自:https://www.cnblogs.com/happyamyhope/前言:首先谢谢原博主的文章,对我的帮助很大,提供了一个完整的思路,极大方便了我将算法移植到FPGA上。实现步骤:1.查看了中值滤波实现相关的网站和paper;2.按照某篇paper的设计思想进行编程实现;3.对各个模块进行语法检查、波形仿真、时序设计、调试验证;4.与matlab的中值滤波结...转载 2018-11-05 16:23:27 · 8317 阅读 · 1 评论 -
Verilog部分系统函数用法
ISE与ModelSim联合仿真时,在仿真文件中如何读取txt文档数据和写入txt文档。一、读取txt文档数据在Verilog HDL程序中有两个系统任务$readmemb和$readmemh用来从文件中读取数据到存贮器中。这两个系统任务可以在仿真的任何时刻被执行使用,其使用格式共有以下六种:1) $readmemb("<数据文件名>",<存贮器名>);2) $r...原创 2018-11-06 21:04:10 · 3634 阅读 · 0 评论 -
FPGA系统设计的仿真验证
最近做项目卡住了,仿真已经通过了,可是将程序下载到板子调试时,chipscope中获取信号时,所有信号一直保持高或者低,没有任何变化。后来查资料知道,我只做了功能仿真,没有做时序仿真,可能还有没有发现的问题。事实证明,每个仿真都需要做。一、前言FPGA设计验证包括功能与时序仿真和电路验证。功能仿真是指仅对逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求。仿真过程中没有加入时...原创 2018-11-08 20:28:06 · 5349 阅读 · 0 评论 -
XILINX ISE14.7 除法器 IP Divider Generator的使用教程
(一)建立IP核除法器divider generator core1、右击顶层模块,选择"New Source"2、在弹出的窗口选择"IP(CORE Generator & Architecture Wizard)",在''File name''下面命名IP核的名字。 3、选择"Math Functions",然后点击"Dividers"下的"Divider Gener...原创 2018-11-16 23:10:21 · 17751 阅读 · 1 评论 -
Verilog 双向端口
1、双向端口简介实现双向端口的典型方法是三态缓冲器也称三态门,它常用于双向数据总线的构建。在数字电路中,逻辑输出有两个正常态:低电平状态(对应逻辑0)和高电平状态(对应逻辑1);此外,电路还有不属于0和1状态的高阻态(对应逻辑Z )。所谓高阻,即输出端属于浮空状态,只有很小的漏电流流动,其电平随外部电平高低而定,门电平放弃对输出电路的控制。或者可以理解为输出与电路是断开的。最基本的三态缓冲器...原创 2018-11-27 19:54:44 · 9712 阅读 · 2 评论 -
FPGA PROM烧写
烧写flash步骤(一)生成.mcs文件1、首先要生成.mcs文件。双击Create PROM File… 2、选择Xlinx Flash/PROM 3、单击箭头,我们的FPGA flash 大小为32M,device所以选择xcf32p。(根据自己的flash型号选择) 4、单击箭头,填写Output File Name,Output File L...转载 2018-11-06 16:19:16 · 5149 阅读 · 0 评论