斐非韭-CSDN博客

首先，如前所示，它记住了SQ和CQ的头和尾。对CQ来说，SSD是生产者，它很清楚CQ的尾巴在哪里，所以CQ Tail DB由自己更新，但是SSD不知道Host处理了多少条命令完成信息，需要Host告知，因此CQ Head DB由Host更新。对一个SQ来说，它的生产者是Host，因为它往SQ的Tail位置写入命令，消费者是SSD，因为它往SQ的Head取出指令执行；对一个CQ来说，刚好相反，生产者是SSD，因为它往CQ的Tail写入命令完成信息，消费者则是Host，它从CQ的Head取出命令完成信息。

2024-02-20 13:34:53 1044

原创【regex】正则表达式

vim +需要转义， perl/python中+不需要转义。

2024-02-18 12:05:54 568

原创 chisel 版本 build.sbt

【代码】chisel 版本 build.sbt。

2024-02-07 15:44:11 376

原创 vlsi verify async fifo

https://vlsiverify.com/verilog/verilog-codes/asynchronous-fifo/

2024-02-07 12:38:38 349

原创在verilog中保留chisel中的注释

【代码】在verilog中保留chisel中的注释。

2024-02-05 10:20:19 1315

原创 chisel tutorial solution examples

【代码】chisel tutorial solution examples。

2024-02-04 16:41:27 341

原创 chisel tutorial examples

【代码】chisel tutorial examples。

2024-02-04 16:29:33 334

原创 chisel fifo

【代码】chisel fifo。

2024-02-04 15:23:30 359

原创 chisel ram/mem

【代码】chisel ram/mem。

2024-02-04 15:01:18 332

原创 chisel ROM

==

2024-02-04 14:55:43 356

原创 chisel RegInit/UInt/U

【代码】chisel RegInit/UInt/U。

2024-02-04 13:46:40 487

原创 chisel之scala 语法

Function可以被看作一个带parameter(参数)输入的expression block(记得上一节介绍的expression block吧)。例如，你可以定义一个名为double的函数，把输入的整形参数乘以2作为返回值。如下：上式中 x: Int表示输入parameter是一个Int类型，之后的第二个 : Int指出函数返回值也是Int类型。等号右边是一个expression，其返回值是输入参数乘以2。上面的代码可以简化成不包含返回类型，因为可以自动推导出返回类型是Int。

2024-02-03 14:56:21 1212 2

原创 chisel decoupled

在硬件设计中，尤其是在流水线（pipelining）和多阶段数据流设计中，解耦（decoupling）是一个重要的概念，它允许各个阶段独立工作，而不需要等待前一个阶段的完成。在Chisel中，Decoupled接口是一种常用的抽象，它代表了一个异步的、两路（push-pull）的接口。这种设计允许每个阶段独立于其他阶段的工作状态，从而可以更容易地实现复杂的流水线设计。总结来说，在Chisel语言中，使用Decoupled接口可以实现硬件组件之间的一种灵活且强大的异步数据流连接方式。

2024-02-03 14:22:12 395

原创 chisel 语法

【代码】chisel 语法。

2024-02-03 12:53:25 388

原创【chisel】环境，资料

太高了没有chisel的库文件支持；会在sbt下载的过程中报错；chisel目前的一些状况，问题。根据上边的link去安装；目前scala最高版本用。

2024-02-03 09:47:53 318

原创 axi traffic generator

【代码】axi traffic generator。

2024-02-01 17:23:39 352

原创 verible (verible-verilog-format)

Verible 是一套 SystemVerilog / verilog 开发工具，包括解析器、样式检查器、格式化程序和语言服务器。这里为主要分享关于格式化工具verible-verilog-format的使用。用来格式化verilog代码，实现代码风格统一。verible 项目托管于github，项目地址：https://github.com/chipsalliance/verible。也有vscode插件。

2024-02-01 12:35:30 621