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RSS订阅原创 vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配
vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配一、问题描述：使用clock_wizard创建一路时钟，连接到了各个模块，时钟频率设置为300M，编译固件无报错且固件下板子后功能正常；接下来修改时钟为200M，开始编译，报错：ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /proc_sys_reset_0/slowest_sync_clk(300000000) and /clk_wiz
2021-12-29 14:09:26
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原创 MIPI CSI-2调试总结
什么是mipimipi物理接口正确的mipi波形长什么样xilinx的mipi csi-2 rx如何调试MIPI
2021-12-12 16:13:32
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原创 优麒麟下将Vivado图标添加到开始菜单
步骤首先任意地方打开终端cd /usr/share/applicationssudo vi vivado.desktop，创建图标文件此时已经进入vim终端，在插入模式下输入以下文字[Desktop Entry] Version = 1.0 Name=vivado Type=Application GenericName = vivado Comment = vivado Exec=/opt/Xilinx/Vivado/2021.1/bin/vivado Term
2021-10-04 19:19:31
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原创 FPGA同步复位和异步复位的区别以及设计处理
FPGA同步复位和异步复位的区别以及设计处理特点同步复位：同步复位信号跟寄存器的时钟是同步的，只有在时钟的跳变沿到来之后才会生效，对应verilog代码如下(这种写法会被编译器综合成同步复位)：always@(posedge clk) begin if(!rst_n) begin ...end异步复位：异步复位信号是直接到达寄存器的复位端，跟寄存器的时钟无确定的时序关系，对应的verilog代码如下这种写法会被编译器综合成异步复位)：always@(posedge clk or neg
2020-07-13 23:24:25
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空空如也
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