vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配

最新推荐文章于 2024-06-05 22:09:28 发布
最新推荐文章于 2024-06-05 22:09:28 发布
阅读量3.6k 收藏 10
点赞数 4
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_39425929/article/details/122214429
版权

vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配

一、问题描述：

使用clock_wizard创建一路时钟，连接到了各个模块，时钟频率设置为300M，编译固件无报错且固件下板子后功能正常；接下来修改时钟为200M，开始编译，报错：ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /proc_sys_reset_0/slowest_sync_clk(300000000) and /clk_wiz_0/clk_200M(200000000)

报错截图如下
在这里插入图片描述

二、原因

我猜测是Vivado2019.2的bug，以前使用2016.4和2017.3都没有遇到过此问题。

三、解决办法
比较笨拙的办法是，删除相关模块并且重新添加，重新配置ip。不过我要介绍的以下方法可以不用重新添加IP到bd中，原封不动的将bd重建。
1、导出block design的tcl文件
导出bd的tcl文件
2、删除工程的block design
在这里插入图片描述
3、导入第一步骤中到处的tcl文件
在这里插入图片描述
在这里插入图片描述

4、解决，可以开始编译

老蒙蒙
关注
  • 4
    点赞
  • 踩
  • 10
    收藏
    觉得还不错? 一键收藏
  • 4
    评论
Xilinx_Vivado_SDK_Web_2019.1_0524_1430_Win64.exe
06-28
下载请注意操作系统！ Vivado HLx 2019.1：WebPACK 和版本 —Windows 自解压 Web 安装程序 (EXE - 64.62 MB)
FPGA调试问题记录（软件无线电）
Blaze_Xu的博客
03-11 1890
输出的频率不是精确的，比如驱动时钟是204.8MHz需要产生1MHz的正弦波形时如果相位的精度是32位，则每个时钟的相位增量就是（1M/204.8M）*（2^32） = 20,971,520 是一个整数，dds产生的正弦波频率为1MHz。此时就需要将丢失0.48的相位补偿回来补偿的周期为0.48与1的最小公倍数25(0.48*25=1*12)，也就是第25时钟时相位的增量21,474,8367+12 (21,474,836.48*25==21,474,836*24+21,474,836+12)。
【vivado】debug hub时钟不匹配
weixin_33901926的博客
07-20 4772
报错，没有debug core！ the clock connected to the debug hub (dbg_hub) core 根因是在调试中，这个debug hub没有工作。 下图两个ila_0，ila_1，分别对应两个时钟clk_out1, clk_out2，然后连到一个hub上。 默认下，hub的clk是连到ila_1的clk_out2上，这对ila_0就有问题...
FPGA深入浅出IP核学习（一）-- vivado中clk IP MMCM核的使用
最新发布
qq_45910789的博客
06-05 1138
本文简单介绍了MMCM的原理，并通过调用 MMCM IP 核输出四路不同频率、相位或者占空比的时钟。
[BD 41-238] Port/Pin property FREQ_HZ does not match between /FCLK_CLK0(50000000)
天生不会
04-15 1808
在FCLK_CLK0端口右击修改频率为100MHZ
【vivado使用】第4篇：BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match
黑猫奥利奥的博客
08-03 6814
进行BD文件validata design时候，报错： [BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000) 如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。 解决： 右键扩展接
[BD 41-238] Port/Pin property FREQ_HZ does not match
呵呵哒15
02-20 9705
Utility Buffer生成的BUFG端口属性properties不匹配问题 参考： https://coldnew.github.io/49454c4d/ https://forums.xilinx.com/t5/Synthesis/Vivado-2016-3-Utility-Buffer-issue-Limiting-clock-on-100Mhz/td-p/736176 缘由 在使用Di...
ERROR: [BD 41-237] VIVADO使用BD时报错
月隐博客
05-24 6826
1 概述 本文用于记录vivado 使用BD时编译出现ERROR: [BD 41-237]的情况与解决方法。 BD 是Block Design的简称。 2 出现的问题 当使用vivado 进行BD编译时出现 [BD 41-237] Bus Interface property FREQ_HZ does not match between /M_AXIS_0(100000000) and /axis_dwidth_converter_0/M_AXIS(166666667) 如下图所示： 3 问题出现的原
vivado使用ZYNQ时 Port/Pin property FREQ_HZ does not match between /FCLK_CLK1(76190483) and /processing_
qq_39042571的博客
08-16 1267
这是由于你之前引出了端口，再次修改输出频率后就会出现频率不匹配的问题，解决办法是删除端口，再次添加
vivado 报错：Port/Pin property FREQ_HZ does not match between /clk_wiz_adc/clk_in1(51200000)
weixin_56788406的博客
04-09 198
报错原因：Port/Pin property FREQ_HZ does not match between /clk_wiz_adc/clk_in1(51200000) and /processing_system7_0/FCLK_CLK2(51428574)解决办法：我用PL引出的时钟为51.2M，但是实际输出是51.4M。而PLL的input是51.2，这就造成不匹配了，因为我PLL输出要25.6M和12.8M，所以我把PL输出的时钟改为200M，再接PLL，此时PLL输入输出都没问题了。
征战FPGA之使用clk_wiz的IP核获取任意频率时钟
热门推荐
weixin_42621475的博客
11-25 1万+
一、前言 clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，而无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一
Xilinx_Vivado_SDK_Web_2019.1_0524_1430_Lin64.bin
06-28
下载请注意操作系统！ Vivado HLx 2019.1：WebPACK 和版本 — Linux 自解压 Web 安装程序 (BIN - 115.05 MB)
vivado2018+IPs_vivado_vivado2018.3_licencevivado_vivado2018_viva
09-11
标题“vivado2018+IPs_vivado_vivado2018.3_licencevivado_vivado2018_viva”中，“vivado2018”和“IPs”暗示了这是关于Vivado 2018版本，特别是涉及到集成IP核的使用。而“licence”则意味着讨论的是Vivado的授权...
CLK_DIV_IP_packager.zip_CLK_DIV_IP_vivado_vivado ip_vivadoclk_d
07-15
总之，"CLK_DIV_IP"是利用Vivado IP Packager工具创建的一个Verilog实现的时钟分频器IP核，适用于Vivado 2014.2版本。这个IP核简化了时钟分频器的设计和复用，提高了设计效率，并且具有良好的可配置性，能够适应不同...
Watch.rar_vivado_vivado 开发_vivado 时钟_vivado时钟_watch
07-15
在FPGA（Field-Programmable Gate Array）开发过程中，时钟管理是至关...这个"Watch.rar"项目为初学者提供了一个实践平台，通过分析和修改这个时钟源码，开发者可以更好地理解Vivado的使用以及FPGA时钟管理的核心概念。
Bus Interface property FREQ_HZ does not match 问题解决方法
qq_38239093的博客
01-01 6024
解决自己写的核IP默认频率为100Mhz问题的方法。[BD 41-237] Bus Interface property FREQ_HZ does not match between /axis_fifo_mux_0/s00_axi_stream(100000000) and /axis_data_fifo_0/M_AXIS(200000000)
FPGA series # block design 的 error
CSDNde_的博客
01-07 1461
add module出现的error： unable to resolve module-source based on inputs 无法根据输入解析模块源 解决方法： 这里解释一下，红色标记的部分原本是有个小黄块的，error的出现就是因为那个小黄块，此操作正是为了消除小黄块。由于前期忘记截图，所以手动补上。以后要把截图作为一个记录的小习惯，后期总结用得上。 这里原来调用IP核时选择的是...
BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match
qq_38843940的博客
07-01 492
BD报错：Bus Interface FREQ_HZ does not match
ERROR: [BD 41-237] Bus Interface property FREQ_HZ does not match between
jingjiankai5228的博客
12-11 998
在自定义IP出现以上错误时可以通过双击模块clk属性。如果是灰色的封装IP时，选择以下菜单。
vivado2019.2bug
09-06
很抱歉，但我没有找到关于vivado2019.2的特定bug的引用内容。根据你提供的引用内容，没有明确提到任何与vivado2019.2相关的bug。如果你遇到了问题或bug，我建议查阅vivado官方文档、论坛或联系Xilinx支持团队以获取更准确和详细的信息。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [vivado2019.2平台下通过verilog编程实现带通滤波器+代码操作视频 ](https://download.csdn.net/download/ccsss22/85586672)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] - *2* *3* [vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配](https://blog.csdn.net/weixin_39425929/article/details/122214429)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 4
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值