matlab环境下的全数字锁相环仿真模型,Matlab环境下的全数字锁相环仿真模型

1引言最近几年,片上系统(SOC)获得了长足的发展。作为时钟恢复电路和频率合成电路的核心部件锁相环电路(PLL),也受到了广泛的关注。比较常见的用于频率合成的锁相环电路是电荷泵锁相环。它是数模混合电路,具有捕获范围宽,捕获时间短和线性范围大的特点。其电路结构主要包括鉴相鉴频器(PFD)、低通滤波器(LPF)、压控振荡器(VCO)和分图1频器电四荷部泵分锁,相如环图基1本所框图示。Fig.1Blockdiagramofcharge-pumpPLL自从1995年[1]提出用于频率综合的全数字锁相环以来,越来越多的研究者开始涉足全数字锁相环领域。与模拟锁相环相比,全数字锁相环不含无源器件、面积小,具有较强的抗噪声能力,锁定时间短,可以很方便地在各个工艺之间转换,重用性高,设计周期短图2。全全数数字字锁锁相相环环的的基结本构结如构框图2图所示[2]。Fig.2Blockstructureofall-digitalPLL全数字锁相环包括鉴相器、转换器T2D(Timetodigital)、数字滤波器、数控振荡器(DCO)和分频器五个部分。由图1和图2的比较可以看出,全数字锁相环实际上是通过将电荷泵锁相环里的模拟电路替换成数字电路得到的。它用转换器T2D、数字滤波器和数控振荡器分别替代电荷泵锁相环中的电荷泵电路、RC无源滤波器和压控振荡器。为了最终能够设计出满足要求的锁相环,往往需要进行仿真分析。基于晶体管级模型的SPICE仿真工具对PLL进行仿真,结果最精确。但是,由于锁相环工作频率高(几十MHz~几十GHz),仿真时数据量极大,耗费大量时间,可能需要几天才能完成一次仿真。所以,SPICE仿真适合在最后验证和细调参数时使用,而对于设计初期选择锁相环结构,确定参数和验证稳定性等工作,不是很适用。因此,设计者有必要建立一个高效的模型来解决这个问题。目前,锁相环建模有两种设计方法:Top-down和Bottom-up。Bottom-up的设计方法是对底层电路建模。基于这种方法建立的模型,仿真结果虽然精确,但是算法复杂,建模时间长,而且需要运行多次SPICE仿真,以提取参数。由于设计初期没有版图,缺乏必要的参数来建立模型,因此,Bottom-up建模方法适合在设计后期使用。Top-down的设计方法是将锁相环分成鉴相器、低通滤波器、振荡器和分频器等几个模块,分别对各个模块建模。基于这种方法建立的模型算法简单,可以在很短时间内完成建模,设计者不用实现电路底层,便可以对系统进行仿真,而且模型仿真速度快,能够较准确地反映锁相环的工作过程。所以,基于Top-down方法建立的模型适合在锁相环设计初期使用,是设计者调整锁相环结构,确定参数和验证锁相环能否稳定工作的得力工具。并且在设计后期,设计者建立基于Bottom-up方法的模型时,之前基于Top-down方法建立的模型还可以为其提供参考对象,加快它的建模进程。本文提出的模型正是基于Top-down方法建立的。前人基于Top-down的设计方法,提出了4种模型。第一种是常见的线性小信号模型,如图3所示。该模型假设锁相环处于锁定状态,信号变动很小。它虽然能判断锁相环的稳定性,但也存在一些不足:1)不能仿真捕获过程;2)只能判断锁定状态下的稳定性;3)PFD是一个非线性电路,对它的线性近似是不准确的。图3电荷泵锁相环S域模型Fig.3S-domainmodelofcharge-pumpPLL第二种是离散时间非线性模型[3]。这种模型是将信号状态和步进的时间联系在一起。只要知道当前时间和以前的状态,就可以得到当前状态。但这种算法复