task里可以使用always语句吗_Verilog中task说明语句的定义与调用(转)

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调用，而且任务内还可以调用函数。 1．任务定义 任务定义的形式如下： task task_id; [declaration] procedural_statement endtask 其中，关键词 task 和 endtask 将它们之间的内容标志成一个任务定义，task

标志着一个任务定义结构的开始；task_id 是任务名；可选项 declaration

是端口声明语句和变量声明语句，任务接收输入值和返回输出值就是通过此处声明的端口进行的；procedural_statement是一段用来完成这个任务操作的过程语句，如果过程语句多于一条，应将其放在语句块内；endtask

为任务定义结构体结束标志。下面给出一个任务定义的实例：定义一个任务

task

task_demo; //任务定义结构开头，命名为 task_demo input [7:0]

x,y; //输入端口说明 output [7:0]

tmp; //输出端口说明 if(x>y) //给出任务定义的描述语句 tmp = x; else tmp = y;

endtask 上述代码定义了一个名为“task_demo”的任务，求取两个数的最大值。在定义任务时，

有下列六点需要注意： (1)在第一行“task”语句中不能列出端口名称； (2