ncverilog脚本_NcVerilog_工作学习记录.pdf

VCS 篇

基本选项及命令介绍

Vcs 选项里面通过 –v 加库，-f file_list(该文件里面为 rtl 代码或测例)，

或直接加.v/.sv 文件时，需要注意，文件内容一定为 module …end 或

program…endprogram 或 package…endpackage 格式，如果是

task ,function,class 则必须包含在上述模块内，如果是以-v 方式加入文件，

无法在 verdi 中 trace 到内部信号

1．编译项+vcs+initreg+random 可以给所有的寄存器和 memory 赋一个随

机的初始值，也可以设置为 0 或 1，指的是变量设置为 reg 类型(wire,bit

等不会被初始化)，在编译选项需要加上+vcs+initreg+random，运行选

项加上+vcs+initreg+0/1/random,最后 reg 类型的变量将是运行选项的

值 0/1/random；注意：当使用了上述+vcs+initreg+选项，如果在最开始

又对某个 reg 类型的变量赋一个取反的值，则这时会有一个 0 宽度的脉

宽

2． +vcs+initmen+random (0 |1|x) 初始化存储器和多维数组；--用于前仿

真

3．compier 选项先+tc 再加 tb，由于编译的顺序，可以在 tc 中改变 tb 中的

一些 define